通过方法论提高生产力:Aldec将UVM生成器添加到Riviera-PRO™Plus更新其OSVVM和UVVM库

日期:2021年11月16日
类型:释放

新罕布什尔州亨德森- 2021年11月16日- - - - - -bet188体bet188体育阿尔代克公司。Riviera-PRO是混合HDL语言仿真和FPGA、ASIC和SoC设计的硬件辅助验证的先驱,该公司为Riviera-PRO™增加了自动UVM Generator功能。这个新功能将极大地提高Riviera-PRO用户的生产力,充分利用通用验证方法(Universal Verification Methodology)的优势,该方法包含了关于验证测试台的创建和重用的指导。

Riviera-PRO的新功能自动为任何用VHDL或Verilog编写的被测设计(DUT)创建UVM测试台(在SystemVerilog中,该语言支持方法论)。它还创建了一个UVM代码框架;其中包含注释,指示必须使用特定于设计的代码手动填充的位置。除了SystemVerilog源文件外,UVM Generator还自动创建TCL宏来控制模拟过程。用户可以从库中选择一个DUT,或者从头开始一个新的设计。

UVM生成的代码也可以显示在Riviera-PRO的UVM图形窗口(UVM Graph Window)中,这是一个现有的、受用户欢迎的特性,可以更好地可视化层层化的UVM组件、属性、连接和数据流——所有这些都有助于调试。

Aldec软件产品经理Sunil Sahoo评论道:“虽然UVM不是唯一可用的验证方法,但它肯定是最受欢迎的验证方法之一——特别是自从它在2017年被IEEE标准化以来。”

Aldec还更新了开源VHDL验证方法(OSVVM,该公司在创建该方法中扮演了重要角色)库到Riviera-PRO的2021.06版本。此外,该工具的通用VHDL验证方法(UVVM)实用程序(uvvm_util)和VHDL验证组件框架(uvvm_vvc_framework)库已更新到v2021.05.26版本。

Sahoo总结道:“在Aldec,我们致力于帮助EDA解决方案的用户尽可能多地利用他们选择的验证方法,使他们更高效,节省时间,并增强他们对设计的信心。”

Riviera-PRO 2021.10现已提供下载和评价。

提高生产力:Aldec为Riviera PRO增加了一项功能™ 自动为任何给定的测试设计创建UVM测试台(如上)。

关于里维埃拉专业版™

Riviera-PRO™满足工程师对未来尖端FPGA和SoC设备的验证需求。该工具通过结合高性能模拟引擎、不同抽象级别的高级调试功能以及对最新语言和验证库标准的支持,实现了最终的测试台生产力、可重用性和自动化。

关于Aldec

Aldec成立于1984年,是电子设计验证行业的领导者,提供专利技术套件,包括:RTL设计,RTL仿真器,硬件辅助验证,SoC和ASIC原型,设计规则检查,CDC验证,IP核,高性能计算平台,嵌入式开发系统,需求生命周期管理,DO-254功能验证和军事/航空解决方案。www.123-host.com

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