ALINT-PRO™|设计规则检查

静态设计验证

ALINT-PRO™是一个设计验证解决方案的RTL代码编写在VHDL, Verilog,和SystemVerilog,这是专注于验证编码风格和命名规范,RTL和合成后仿真不匹配,平滑和最优的合成,正确的FSM描述,避免进一步设计阶段的问题,时钟和reset树问题,CDC、RDC、DFT以及用于可移植性和重用的编码。该解决方案基于RTL和SDC™源文件执行静态分析,在设计周期的早期发现关键的设计问题,从而大大减少了设计关闭时间。在RTL仿真和逻辑合成阶段之前运行ALINT-PRO,可以防止设计问题扩散到设计流程的下游阶段,并减少完成设计所需的迭代次数。188金宝慱亚洲

DRC和CDC/RDC分析的单一框架

ALINT-PRO具有设计良好、直观的框架,它提供了高效设计分析功能,包括RTL原理图查看器、FSM查看器、时钟和重置查看器、控制原理图查看器、细化查看器、违例查看器和特殊工具,如CDC查看器、RDC查看器、和CDC原理图的时钟和重置域跨越分析。

通过读取外部项目文件格式(Aldec Active-HDL, Aldec Riviera-PRO, Xilinx Vivado, Xilinx ISE, Intel Quartus),解释典型的模拟脚本(兼容命令,如vcom, vlog, vsim, vlib)以及批处理模式工具的传统文件列表,可以支持在ALINT-PRO中设置用于分析的现有HDL设计。和非常简单的GUI向导,直接导入单个文件和整个目录。

全芯片级Linting vs单元Linting

Alint-Pro支持2种不同的喷墨方法:全芯片级喷丝单位喷丝。两种方法彼此相互补充,通常在设计周期的不同阶段应用。

完整的芯片级暗示作为整体运行设计的层次结构的分析,具有从顶级实例传播到叶子模块的通用参数的特定值,以及应用用户定义的时序约束。该方法是典型的HDL LINTING工具的传统,并且在源期间更常用,或者用于验证类型,或者需要一次探索整个设计的验证(时钟和重置检查,CDC,RDC,DFT)。该方法假设整体或至少,已经实现了大多数设计的设计。

单位喷丝是一种相对较新的方法,可与a合成扁平阐述模式——一种特殊的阐述方式,它认为HDL设计单元相互独立,并且使用通用参数的默认值。这种处理风格非常宽容设计中缺少的元素,比如层次结构中尚未实现的部分。这使得单元检查在应用于独立于其他文件的单个源文件时,以及在文件被设计人员修改之后都非常有价值。因此,许多非常有价值的规则检查在很早的时候就启动了,甚至几乎是在代码编写之后立即启动,从而将设计师的反馈循环从几天或几周压缩到几秒钟。单元linting的一个自然应用是与HDL编辑器的集成,在后台运行的单元linting,这是在最新版本的Aldec Active-HDL™和Riviera-PRO™以及一些流行的第三方HDL编辑器中提供的。

单位喷丝不会消除需要使用完全传统的印花,因为独立单元的组合可以在集成后创造额外的问题。然而,系统地应用单位喷墨可以显着降低介绍期间的验证量。

检查FPGA设计

ALINT-PRO支持使用Xilinx、Altera、Microsemi和Lattice技术以最小的设置平稳地运行针对FPGA实现的设计的规则检查。ALINT-PRO提供了FPGA供应商库的最新版本,这些库是预先构建、默认情况下安装和预先配置的,用于高级定时和CDC规则检查。

Alint-Pro自动设置基于IP的FPGA设计的分层和增量分析流程。可以首先分别分析每个IP块,并且可以促进提取的定时约束并重新使用更快的更高级别的设计分析。除非在原始设计环境中重新配置IP-Block,否则其正文仅分析一次,除非其主体仅分析一次,除非在后续FPGA设计的随后运行期间节省了许多时间。

批处理模式流

还可以通过一组丰富的基于tcl的脚本命令访问关键的ALINT-PRO函数。这些脚本可用于自动化设计规则检查、重复设置和报表生成。脚本可以在交互式控制台shell或全自动批处理模式下运行。最后,ALINT-PRO能够使用一个命令行shell应用程序调用以真正的批处理模式运行最典型的设计入口和检查场景,这使得它非常适合与更大的回归测试脚本和持续集成环境(如Jenkins)集成。

ALINT-PRO™可用的规则库

Alint-Pro包括基于的规则库星球(半导体技术学术研究中心)RMM(重用方法手册)设计指南,利用世界各地半导体公司使用的设计开发中的最佳实践。对于安全关键设计,ALDEC基于以下方式提供规则库DO-254.指导方针集中于影响设计稳定性的关键问题分析。对于RISC-V设计社区,ALDEC提供了RISC-V规则插件,基于业界证明的最佳IP设计实践和指南。

主要的规则插件有高度可配置的补充碱性和高级Aldec这些规则库是由Aldec公司内部在FPGA和ASIC数字设计方面的经验驱动的,还包括现有ALINT-PRO客户推荐的许多添加,以对抗工业规模设计中的芯片杀手问题。ALDEC SV插件针对SystemVerilog设计子集的新品种RTL错误。

ALDEC_CDC规则插件将Alint-Pro变为满量程CDC和RDC验证能够复杂时钟和复位域交叉的解决方案分析和处理现代多时钟和多复位设计中的亚稳性问题。Alint-Pro中的验证策略由三个关键元素组成:静态结构验证,设计约束设置和动态功能验证。前两个步骤是在Alint-Pro中执行的,而动态检查是通过与模拟器的集成实现的(Riviera-PRO™Active-HDL™,并支持ModelSim®)基于自动生成的测试平台。这种方法揭示了RTL模拟过程中潜在的亚稳性问题,否则就需要进行实验室测试来检测。调试CDC和RDC问题是通过丰富的原理图和HDE交叉探测机制,以及全面的报告和基于tcl的API实现的,它允许浏览综合结果、时钟和重置结构、检测时钟和重置域跨越,以及识别的同步器。

顶级特点

  • 时钟和重置网络分析
  • 避免后RTL和后合成仿真失配
  • 验证FSM描述的正确性
  • 图形化的探索提取的FSMs和识别的FSM问题
  • 代码可移植性和重用
  • 使用ALDEC_CDC规则插件进行广泛的CDC和RDC检查
  • 高级CDC和RDC调试环境
  • 示意图
  • DFT检查
  • SDC™支持
  • IP描述的设计约束扩展
  • 后台和批处理运行模式
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