HDL详细设计与验证

DO-254指南下的HDL开发和验证是一个严格的事业,需要HDL设计和仿真工具的特殊功能和功能。Active-HDL™或Riviera-Pro™提供了促进灵活和无缝设计和验证平台的图形设计创建,验证,管理和文档的功能。

HDL图形条目:框图编辑器和状态机编辑器

框图编辑器是一个用于VHDL, Verilog和EDIF设计的图形输入工具。如果HDL设计在很大程度上是结构化的,那么用框图的形式输入描述可能会更容易,而不是输入数百行源代码。

状态图编辑器是为同步和异步机器状态图的图形化编辑而设计的工具。绘制状态图是顺序设备建模的另一种方法。设计者可以输入逻辑块的描述作为图形状态图,而不是手动编写HDL代码。

HDL代码到图形转换器

代码到图形转换器是一个工具,设计用于将VHDL或Verilog源代码自动转换为块和状态图。它分析VHDL、Verilog或EDIF源文件,并根据分析文件中发现的设计实体、模块或单元格的数量生成一个或多个框图文件。生成的框图文件可以自动附加到设计中。

模拟硬件描述语言(VHDL) 2019

最新的IEEE STD 1076-2019标准带来了已长期待的改进和新的测试性相关的功能,例如复合类型和子类型的模式视图,从初始值,初始值的条件分配,条件子程序返回声明中推断信号和可变子类型约束。,条件分析指令,垃圾收集等。由于VHDL仍被认为比Verilog或Systemc更安全,因此与OSVVM和UVVM VHDL验证库一起使用这些新的测试蜂封相关的功能是广泛使用的VHDL 2008标准的显着增强。为了更好的兼容性,VHDL 2008是模拟的默认模式。用户可以切换到最新的VHDL 2019版本以及之前的2002年或1993年版本。

Verilog / SystemVerilog和System C模拟

尽管大多数DO-254项目采用VHDL作为主要设计语言,但SystemVerilog和SystemC在验证活动中变得更加流行。Active HDL和Riviera PRO是混合语言模拟器,支持Verilog/SystemVerilog和SystemC,包括最新的验证库,如UVM和OVM。

HDL调试和后期模拟调试

Aldec模拟器提供了许多功能,可以有效地调试错误和验证设计行为。活动HDL交互式调试功能包括源代码跟踪、断点插入、框图图形调试和状态机图形调试。活动HDL还提供了多个窗口来查看模拟结果,包括列表(增量)查看器、观察窗口、进程窗口、波形查看器、数据流窗口和调用堆栈窗口。Riviera PRO是高级验证平台,提供不同抽象级别的调试功能。该工具具有用于在较高抽象级别进行调试的UVM工具箱、UVM图形、类查看器、事务流、绘图和图像查看器,以及用于较低抽象级别的交互式调试工具,如代码跟踪、波形、数据流、FSM窗口、覆盖率、断言、内存可视化功能。
模拟后调试是一个非常有用的特性,它允许在“脱机”模式下调试项目(不需要连接到模拟器)。工程师只能进行一次常规模拟来收集后模拟数据,然后在后模拟模式中根据需要进行多次设计分析。此外,工程师可以与其他人分享模拟结果,也可以使用任何人在不同计算机上准备的模拟后文件。

波形查看器/编辑器和跟踪未知值

波形查看器是一种以图形波形的形式显示仿真结果的工具。在模拟期间,模拟内核在波形查看器/编辑器窗口中输出选定信号和变量的波形。波形查看器/编辑器包括许多有用的功能,如光标、虚拟对象、事务、断言、模拟表示、比较和信号导航器。在随后的模拟运行中,波形可以作为测试向量重新应用于信号和网络。注释和标记可以插入波形中,然后可以打印或导出为PDF或HTML格式,用于文档编制。

未知和未初始化的值("x", "w", -等)可能是被测试实体/模块的输出端口上的意外行为的来源。XTrace是一个命令行实用程序,它允许在未知值首次出现时以及在它们通过设计传播之前检测和报告它们。当一个未知值被分配给任何被监视的信号时,它允许停止模拟。控制台窗口中还显示了关于意外值、信号和检测到这些值的时间的相应消息。

基于断言的验证

主语可以用于检测设计中的错误和用于验证和描述复杂事件序列。188金宝慱亚洲断言可用于验证要求。断言可以封装在具有参数化验证规则的可重用单元中,提供了创建独立检查的可能性,专门用于设计中经常使用的用户定义或通用协议。支持PSL和系统Verilog断言。

代码覆盖率和切换覆盖率

代码覆盖率是一个帮助验证过程的调试工具。代码覆盖还用于支持元素分析,在RTCS / DO-254附录B 3.3.1中描述的高级验证方法。aldec模拟器允许使用以下覆盖工具验证源代码:

报表覆盖范围显示每个HDL语句的执行分支。这些信息提供了关于设计的哪些部分得到了验证,哪些部分未经测试的反馈。它还有助于定位死代码。

分支机构覆盖率收集执行分支机构如果“案件”构造以及VHDL选择和条件信号分配语句。

表达式覆盖率在模拟过程中分解逻辑表达式并监视它们。

条件覆盖是Expression Coverage的扩展,它监视和分解条件语句中使用的逻辑表达式。这种类型的覆盖监视作为构造中的条件出现的表达式,例如“如果“等等。

FSM覆盖范围允许用户识别未访问的状态和未评估的转换。

路径覆盖收集关于程序执行的信息,并分析程序序列的所有组合(程序路径)是否通过测试台验证。程序路径是按特定顺序执行语句的序列。该工具还收集关于如何执行连续语句的顺序、检查的分支以及在模拟过程中如何评估逻辑条件的信息。

切换覆盖是一个程序,可以在信号逻辑值的变化中测量设计活动。切换覆盖范围创建一个提供信息的报告:是否初始化监控信号,是否监视信号经历的上升和/或下降沿,以及在模拟会话期间上升和下降边的数量。该报告有助于验证刺激的质量并定位设计的非活动结构。可以容易地识别在模拟期间未初始化的信号或者不能通过测试禁止正确地锻炼。

源代码版本控制和设计文档能力

源修订版控允许直接从HDL模拟器环境上运行后续版本和设计源文件的修订。在这样的环境中,可以跟踪设计和查看后续版本的文件之间的差异的变化。源修订控制系统还使团队工作更容易,因为它允许一组设计师在同一项目上工作。一旦文件归档在存储库中,就可以使用其他团队成员使用。此外,已经为任何文件进行的所有更改都保存了完整历史记录,因此您可以随时恢复任何文件的任何版本。您的小组成员可以看到任何项目的最新版本,进行更改,并在源修订控制系统数据库中保存新版本。

DO-254认证的设计文档是必需品。Active-HDL由强大的文档功能组成,允许工程师以HTML或PDF格式创建工作区或设计的文本或图形表示。所有设计元素,如设计文件,波形,框图和附加文档都可以导出到HTML或PDF文档,可以通过向导中的各种选项控制。由此产生的文件始终保留设计的层次结构,该层级提供复杂设计中的易导航。导出到向量图形功能维护生成文档中的原理图文件的高分辨率。

与第三方合成和P&R工具集成

Active HDL的Design Flow Manager提供了与第三方合成和P&R工具的无缝接口,并提供了一个可在整个FPGA设计流程中使用的独特平台。

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