仿真与调试

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SystemVerilog模拟

SystemVerilog是一种功能强大的IEEE认可语言(IEEE 1800)™) 这使得它的前身Verilog HDL有了显著的改进。这种大规模的语言结合了VHDL、Verilog和C++的许多最好的特性,并为系统的体系结构、设计和验证提供了优越的性能。

SystemVerilog分为三个主要领域:硬件描述、断言和测试台语言。根据工具的配置和许可证配置,设计师可以使用语言这些不同领域的功能(点击这里请求免费的SystemVerilog教程)。

基于SystemVerilog的通用验证方法(UVM)是经Accellera批准的经行业验证的功能验证方法。Aldec提供一个预编译的UVM库和SystemVerilog模拟器,帮助客户应对验证当今复杂设计的挑战。


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VHDL 2008仿真

VHDL IEEE 1076-2008语言标准是以前版本的一个功能强大、用户友好的升级。VHDL-2008为验证和设计工程师增加了重要的语言增强功能,并从众多新增功能中获得了许多好处,包括:PSL合并(属性和断言支持)、IP保护(加密文件编译)、VHPI、固定和浮点包、泛型包、新类型(整数向量和布尔向量等)、组合逻辑过程、简化的条件语句和case语句、扩展赋值、新的和增强的运算符、扩展的位字符串文字、增强的端口映射、上下文声明和子句。VHDL IEEE 1076-2008是自VHDL IEEE 1076-1993以来最大的VHDL语言标准更改。

Aldec在两种活动HDL中都支持VHDL-2008™ 里维埃拉酒店™ 对于具有有效维护合同和VHDL或混合语言模拟配置的客户,无需支付额外费用。


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SystemC协同仿真

SystemC是一个允许使用C++来描述和验证数字系统的环境。由IEEE 1666管理™-2005,最初是由OSCI(OpenSystemC倡议)开发的,它是一个类和模板库,提供了标准C++中不可用的硬件和系统相关的特征。

Active HDL和Riviera PRO仿真和验证软件解决方案均支持C/C++和SystemC,并为设计师提供HDL代码和各种C风格的无缝集成功能。这些IEEE标准化接口允许使用基于C的高级测试台模拟HDL模型,实例化C模型在HDL中,将自定义可视化应用程序连接到HDL、TLM的性能等等。

C/C++/SystemC环境在安装后即可使用。安装程序包括受支持的C/C++编译器、头文件和各种类型的C应用程序(SystemC、SystemC+SCV、PLI、VHPI)所需的库文件。可以用专用命令编译C应用程序,该命令设置所需的定义、路径到头文件、要链接的库等。这使得工程师能够专注于开发,而不是在C++编译器的警告上。Aldec的解决方案还提供了一套功能强大的调试工具。

Aldec模拟器还包含用于开发和模拟SystemC验证库(SCV)应用程序的完整环境。最近流行的SCV是建立在SystemC和Testbuilder的基础上的,它支持高级随机化技术、事务记录等。头文件和预编译的库文件与ALDEC产品一起交付。


测试台生成

Testbench生成工具用于根据用户定义的规范自动生成Testbench文件。它可以生成测试台的空壳(无刺激),也可以生成具有刺激的全功能测试台。需要测试向量文件来生成带有刺激的测试台。测试台根据该文件中定义的测试向量为UUT实体生成刺激。此外,任何设计单元的测试台都可以从波形编辑器或模拟运行期间创建的波形生成。

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使用测试台生成的好处:

  • 强大的测试台生成工具加快了功能验证
  • 生成的测试台完全可编辑,以便进一步修改
  • 自动生成状态机的测试台允许您创建完全测试状态机的测试台
  • 与ALDEC工具一起提供的SystemC验证库(SCV)允许创建约束和随机刺激。SCV与Transact-or方法相结合,为设计师提供了一个强大的工具来创建自动生成刺激的高级测试台
  • MATLAB/Simulink接口可用于采用先进的试验台,该试验台具有复杂的数学公式,用于模拟被测单元(UUT)
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