功能验证

功能验证

ASIC/SoC设计验证是一个不断努力在内部半导体工业因为最终目标是一个移动的目标,捆绑不断成长炸薯条复杂性增加的密集.减少设计、模拟、调试和覆盖的时间是四个主要方面目标设计验证方法. The解决方案适切EDA工具那包括F混合语言HDL仿真、混合信号仿真、DSP协同仿真、集成和统一可视化调试、断言、覆盖和静态设计分析。

度量驱动验证(MDV)

设计验证的核心是MDV。是验证计划及其构建、执行和分析协同工作的循环确认。

执行MDV是为了提高验证工作的可预测性、生产率和质量。韵律学使用断言包括代码覆盖率和功能覆盖率,系统验证日志封面组、OSVVM和FSM覆盖范围,全部其中包括由Riviera PRO和Active HDL支持。也有助于你提升到设计验证挑战是阿尔代克新闻报道数据库(ACDB),我们实施加速度计UCIS要求。

核查方法

Mixed语言模拟s工具必须支持最新行业核查方法为了采用各种验证策略并最大限度地重用。Riviera PRO和Active HDL都支持以下验证方法。

  • Universal Verification Methodology(UVM),开放源码SystemVerilog库,允许创建灵活、可重用的验证组件。
  • 开放式核查方法(OVM),刺激生成、数据收集和验证过程控制的对象和程序库。
  • 开源-VHDL验证方法(OS-VVM),提供高级验证测试方法,包括受限和覆盖率驱动的随机化,以及F功能性C超龄.
  • VerificationMethodology Manual(VMM),在SystemVerilog中创建可重用验证环境的第一套成功且广泛实施的实践。

设计规则检查(DRC)

在RTL代码上使用ALINT-PRO执行静态linting-以VHDL、Verilog和SystemVerilog通过标记绝对错误和警告,确保HDL代码的健壮性s在设计流程的早期。掉毛帮助检测各种各样的设计问题,包括糟糕的编码风格、不正确的时钟和重置管理、不正确的同步时钟和重置域交叉(CDC、RDC)、模拟与合成不匹配,在整个设计流程中,错误地实现了有限状态机(FSM)、可测试性差以及其他典型的源代码问题。

ALINT-PRO还支持基于相位的Linting(PBL),这通过减少要解决的问题总数和最小化设计优化迭代次数,在设计分析过程中插入明确的优先级。PBL将调试时间缩短3秒10十、与传统方法相比。

时钟/复位域交叉s

时钟域交叉(CDC)而且,,重置域交叉(RDC)对于具有多个时钟和复位线的大型复杂设计,验证具有挑战性。ALINT-PRO以ALDEC_CDC rule插件为特色,该插件侧重于时钟和重置域交叉分析以及亚稳态问题的处理.

ALINT-PRO还提供设计约束支持,这是验证亚稳态以及静态和动态验证的宝贵帮助。

QEMU公司计算

SoC FPGA对系统、软件和软件提出了新的验证挑战,和硬件工程师,许多软硬件集成问题只在试验台;在开发生命周期的后期和随着SoC FPGA的运行。

Aldec提供了Riviera PR之间的硬件/软件协同仿真接口O和QEMU这个开源处理器模拟器。通过添加Aldec QEMU,HDL代码与在QEMU中执行的软件应用程序/驱动程序的系统集成和协同仿真现已简化;哪一个连接Riviera PRO和QEMU,并转换SystemCTLM事务到AXI,反之亦然,为协同仿真提供快速接口。

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