静态产品毛羽

静态产品毛羽

阿尔代克ALINT-PRO™是一种用于rtl级FPGA和ASIC设计的高级设计规则检查(DRC)解决方案,它有助于检测各种各样的设计问题,包括糟糕的编码风格、不正确的时钟和重置管理、不正确的同步时钟和重置域跨越(CDC, RDC)、仿真与合成不匹配、不正确地实现有限状态机(FSM)、较差的可测试性以及整个设计流程中的其他典型源代码问题。Aldec ALINT-PRO既可以利用作为个人生产力工具在设计输入阶段(产品毛羽和调试问题的独立单元内RTL代码在编辑器HDL的背景)和作为企业的一部分验证流运行完整的产品毛羽完成设计层次结构(正式代码评审、里程碑验收回归测试流,持续集成环境)。linting的另一个典型应用是自动检查外部代码,这些代码可能来自IP提供商、分包商和开源社区。Aldec ALINT-PRO对用VHDL、Verilog和SystemVerilog(设计子集)编写的RTL代码提供全面的质量检查。这些检查是根据一组由日本的STARC®(半导体技术学术研究中心)、重用方法手册(RMM)以及由Aldec (Aldec Basic、Aldec Premium、Aldec CDC、Aldec SV和DO-254)制定的设计规则执行的。ALINT-PRO提供了一个独特的框架,该框架结合了所有必要的工具,可以方便地设置设计检查(Policy)、运行检查、可视化和避免违规,并生成报告。该框架为netlist和CDC/RDC问题分析提供了扩展的调试功能,包括:网络列表可视化、时钟和重置域高亮显示、时钟和重置树可视化、导航检测到的时钟和重置域交叉和识别的同步电路、结构视图、原理图和违反视图之间的多维交叉探测等等。 Similarly, ALINT-PRO offers intuitive exploration capabilities for the extracted finite state machines and the discovered related issues using graphical tools (FSM viewer, FSM graph).

设计规则检查、网表筛选、rtl筛选

分阶段产品毛羽(PBL)

ALINT-PRO中提供的基于阶段的Linting(PBL)方法通过减少需要解决的问题总数和最小化设计优化迭代次数,将明确的优先级插入到设计分析过程中。与传统方法相比,这将使调试时间加快3-10倍。基于阶段的设计规则检查是可选的,因为它只尝试组织分析顺序,并将重点放在同时考虑的有限数量的设计方面。

PBL、设计规则检查、网表筛选、rtl筛选

主要特点概述:

  • 基于阶段的Linting方法是基于Linting流实现的
  • Linting Flow是一个过程——一系列必须按顺序执行和完成的阶段
  • 每个阶段都有自己的一套规则和通过标准(质量要求)
  • 阶段可以是常规的,也可以是可选的,每个阶段通常都解决特定类型的问题
  • 预定义的流模板经过优化,可以随时使用
  • 流模板通常包含用于执行最频繁任务的有用快捷方式

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