硬件仿真解决方案

硬件仿真解决方案

hess - dvm™是一个混合验证和验证生态系统,用于硬件和软件团队开发最新的SoC和ASIC设计。结合最新的高容量FPGA技术和业界领先的联合仿真标准,hs - dvm允许多种验证和验证模式,包括:

  • 模拟加速度
  • 协同仿真和虚拟建模
  • 软件仿真
  • 嵌入式软硬件协同验证

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Aldec在HES™中集成了五个主要元素,以提供一流的硬件仿真解决方案。


FPGA原型硬件重用原型板,利用最新的Xilinx®Virtex™7 fpga实现96M ASIC门和可扩展背板的硬件仿真。的HES-7™原型平台包含用于高速数据传输的25gb /s非专有背板连接器、高达16GB的DDR3内存、与主机PC的PCI-Express连接以及一系列媒体接口外围设备。除了支持使用现成板进行仿真外,ess - dvm™还可以用于内部开发的FPGA原型板。


设计验证经理(DVM)完全自动化和可脚本化的设计环境,便于设计设置仿真加速,仿真和虚拟建模与FPGA原型硬件。HES-DVM™包含ASIC到FPGA转换、自动设计分区、嵌入式内存映射、时钟转换和集成到第三方工具(如模拟器、虚拟平台硬件和软件调试前端)等功能。


验证接口HES™利用最新的联合仿真标准集成了各种硬件/软件验证接口。使用UVM或类似方法的事务级测试平台可以使用SCE-MI实现模拟器与模拟器的无缝连接模拟加速度.SoC、外设或处理器(如ARM®Cortex™)的虚拟模型可以co-emulated利用TLM接口。实时外设可以通过速度适配器连接软件仿真

验证IP一个完整的仿真生态系统必须包含一个完整的验证IP (VIP)库。业界领先的总线协议(如AMBA AHB、AXI)或通信外设(如USB、PCIe、以太网)的处理程序、驱动程序、监视器和速度适配器的可用性是快速构建可靠的设计验证环境和成功部署仿真的关键。Aldec提供已在SoC设计中验证过的vip,并已在成功验证后粘贴出来。Aldec在该领域最好的专家已准备好开发其他vip或协助用户的过程。

调试工具HES™具有一系列的调试功能,例如具有完整设计可视性的真正的RTL视图、内存视图/修改、触发、断点和时钟步长控制。真正的RTL视图意味着保存所有调试探测,保留原始信号的名称、数据类型和层次结构。选择不同的波形格式,如ASDB或FSDB,允许与Aldec或第三方工具集成。所有调试功能都可以在HW Debugger工具中使用,也可以通过专用的HES调试API在测试台中使用,两者都通过TCP-IP提供远程访问功能。

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