UVM模拟加速

在验证不断增长的ASIC设计时,HDL模拟的速度是设计周期的主要瓶颈。限制模拟测试的数量以满足紧凑时间表的要求令人震惊,并对验证的完整性提出质疑。

较新的方法(如UVM或VMM)使用受约束的随机测试生成器自动化验证过程,但需要更长的模拟时间。

对不断增加的仿真时间的补救措施是使用仿真技术来加速仿真。

仿真加速,仿真vs仿真

通过在FPGA板中放置需要大量资源的模块来加速仿真,而仿真由HDL模拟器控制。这种验证方法结合了HDL模拟(信号可见性)和模拟(速度)的优点。此外,加速将重用仿真测试台,而不会影响其功能或验证方法。

具有HES-DVM™,与纯HDL模拟相比,数百万门计数SoC设计的模拟现在可以加速数千倍以上。所有可能的验证环境都包含两个可用的信令抽象级别:

事务级加速

当前的趋势是将验证基础设施中的抽象级别从信号级别提高到事务级别。这种范式转变的明显好处是:

  • 测试基础设施的可重用性
  • 更健壮的测试平台,包括受约束的随机测试场景
  • 更容易跟踪和调试设计问题
  • 更快的验证

hess - dvm紧跟这一趋势,支持使用仿真技术来使用事务级测试台进行仿真加速。事务级仿真加速的基础是加速度计组织的标准协同仿真建模接口(SCE-MI)标准。

支持函数基于宏观在SCE-MI的版本中,hs -DVM中的设计验证管理器(DVM)自动编译DUT交易人(XTOR)在FPGA原型板中进行仿真,例如HES-7™或内部开发的董事会。测试台是完全重用的,因此模拟器成为模拟加速的工具。

仿真加速,仿真vs仿真

由事务级测试平台驱动的仿真比纯HDL仿真运行速度快数千倍,打破了有效使用受限随机验证方法的障碍。

his - dvm的全面调试功能允许使用模拟加速,即使设计块还没有准备好开始SoC集成。

好处:

  • 显著加速比
  • 仿真试验台与环境的重用
  • 与任何类型的测试台兼容
  • 基于周期的精度和信号级的精度
  • 与任何HDL模拟器无缝集成
  • 综合调试选项
  • 自动设计安装

信号电平加速度

信号级加速模式非常灵活,允许在较低的设计层次上加速整个系统或仅加速选定的块。它没有关于测试台类型或验证方法的任何假设。模拟器中的待测设计(DUT)替换为VHDL、Verilog或SystemC包装,其信号电平与原始模块兼容。DUT在模拟器中运行,因此大大减轻了HDL模拟器的负载。

Aldec提供HES™ 符合PLI/VHPI标准的联合仿真插件库,因此仿真加速可用于Aldec或任何3研发部派对HDL模拟器。

仿真加速,仿真vs仿真

通过HES-DVM中的设计验证管理器(DVM),DUT包装的设计编译、设置和生成是完全自动化的。

虽然HDL设计在FPGA板中加速,但设计师仍然可以使用HDL模拟器作为主要的调试工具,因为所有的设计输出信号和调试探头都反馈到模拟器的波形查看器。这允许在硅级的精度调试设计和更快的模拟运行,甚至在设计周期的早期阶段,导致在相对较短的时间内发现更多的错误和错误。

好处:

  • 显著加速比
  • 仿真试验台与环境的重用
  • 与任何类型的测试台兼容
  • 基于周期的精度和信号级的精度
  • 与任何HDL模拟器无缝集成
  • 综合调试选项
  • 自动设计安装
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