硬件原型设计

硬件原型设计

硬件原型,原型方法,原型解决方案FPGA中的SoC、ASIC和ASSP原型设计

无论设计的目标是ASIC、ASSP还是FPGA,设计原型都是每个集成电路项目中必不可少的验证方法。根据设计的复杂性,原型可以在各种硬件配置和技术中实现,但在所有情况下,基于fpga的平台的使用已经成为事实,因为fpga的通用性和成熟度。FPGA市场的财富有助于找到合适的FPGA部件,以满足大多数应用程序所需的DSP、RAM和逻辑资源的数量。除了被称为原语的基本逻辑元素之外,当今的fpga还包含复杂的块,如微处理器子系统或外设PHY块,从而实现具有高速通信接口和各种标准(如PCI Express、USB、SATA、QSFP+等)的片上系统(SoC)。

使用如此复杂的FPGA设备从头构建原型平台既耗时又有风险。Aldec的HES™原型平台和相关解决方案减轻了这些风险,并促进了可靠原型的快速实现。

可扩展HES原型平台

设计最先进的FPGA原型板需要几个月的开发、生产和测试,只有由经验丰富的硬件设计师团队才能成功完成。为设计原型选择合适的商用现货(COTS)硬件平台是成功的关键,可以帮助您在项目进度中节省大量时间和资源。

Aldec HES原型平台是一个完整的解决方案,包含最强大的FPGA设备,提供可扩展的逻辑资源,并由符合FMC互连标准的丰富外设子卡选择进行补充。

HES Proto-AXI互连

多亏了HES原型- axi互连,使用各种验证工具完成循环成为可能。它利用PCI Express高速链路将HES板连接到工作站主机或高速串行IO GTX通道连接到嵌入式主机(即带有ARM Cortex-A处理器的Zynq设备)。该设计可以连接到众所周知的AMBA AXI4接口。在Linux和Windows操作系统上提供了易于使用的C/ c++ API和Python包装器,实现了测试环境的快速开发。

多FPGA设计划分

使用FPGA进行原型设计有望提供所有验证工具中运行最快的工具,但不幸的是,当涉及到多FPGA设计设置时,会带来挑战,包括复杂的分区、安排互连和跨多个设备管理多个时钟域。为了避免耗时/容易出错的手工制作,以及在某些情况下,仅为实现FPGA原型而需要的设计技巧,该领域的EDA工具支持是非常可取的。为了应对这些挑战,Aldec提供了HES-DVM原型工具,该工具包含新的分区实用程序,可以将ASIC时钟转换为FPGA验证结构。HES-DVM Proto带来的对时钟域和原型板连接资源的了解有助于做出明智的决策,并允许实现FPGA原型的高时钟比。

手臂皮层支持

HES支持ARM®双核皮质™-A9 MPCore™ 应用程序开发,利用Xilinx Zynq™ 所有可编程7000和MPSoC系列。设计师现在可以利用ARM Cortex-A9处理器的串行处理能力,用于需要通用计算和最大FPGA的并行处理能力的项目,以实现不同市场的应用程序,或利用ARM处理器实现车载嵌入式软件驱动试验台。

RTAX/RTSX原型

我们的RTAX/RTSX原型化解决方案为微芯片RTAX-S/SL、RTAX-DSP和RTSX-SU空间飞行设计系统。与传统的OTP(一次性可编程)抗熔丝空间合格FPGA不同,Aldec原型适配器利用微芯片™ ProASIC3E FPGA,允许设计师以更大的路由灵活性、更多的交换机、更低的功耗、非易失性可重新编程性和网表优化设计原型。

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