硬件原型设计
SOC，ASIC和ASSP在FPGA的原型设计
设计是否针对ASIC，ASSP或FPGA，设计原型设计是每个IC项目的基本验证方法。根据设计复杂性，可以以各种硬件配置和技术实施原型设计，但在所有情况下，由于FPGA的多功能性和成熟度，所有基于FPGA的平台都已成为遗传。FPGA市场的财富有助于找到满足大多数应用程序所需的DSP，RAM和逻辑资源的适当FPGA零件。除了称为基元的基本逻辑元素外，今天的FPGA还包含复杂的块，如微处理器子系统或外围PHY块，可实现具有高速通信接口和PCI Express，USB，SATA，QSFP +等各种标准的片上芯片（SOC）和各种标准类似。
从下面构建原型化平台与如此复杂的FPGA设备会耗时和危险。Aldec的HES™原型平台及相关解决方案减轻了这些风险，并促进了可靠的原型的快速实现。
设计最先进的FPGA原型板涉及几个月的开发，生产和测试，并且只能通过经验丰富的硬件设计师团队成功完成。为设计原型设计选择适当的商业现货（COTS）硬件平台是成功的关键，可以帮助您在项目时间表中节省足够的时间和资源。
Aldec HES原型平台是一个完整的解决方案，包括最强大的FPGA设备，提供可扩展的逻辑资源，并通过FMC互连标准符合符合FMC互连标准的富裕选择的富裕选择。
由于HES Proto-Axi互连，可以使用各种验证工具关闭循环。它利用PCI Express高速链接将HES板连接到工作站主机或高速串行IO GTX车道，以连接到嵌入式主机，该主机是具有ARM Cortex-A处理器的Zynq设备。设计可以连接到众所周知的AMBA AXI4接口。在Linux和Windows操作系统上提供易于使用的C / C ++ API和Python包装器，以便能够快速开发测试环境。
使用FPGA的原型设计承诺提供所有验证工具的最快运行，但遗憾的是在涉及多FPGA设计设置时会带来挑战，该设置包括复杂分区，排列互连并跨多个设备管理多个时钟域。在该领域中的EDA工具支持是非常希望的，以避免耗时/错误易于手工制作，并且在某些情况下，设计HACKS是必要的，以实现FPGA原型设计。解决这些挑战，Aldec提供了HES-DVM Proto工具，其中包含新的分区实用程序，可以将ASIC时钟转换为FPGA的结构。HES-DVM PROTO带来的时钟域和原型板连接资源的认识有助于制定明智的决策，并允许实现FPGA原型的高时钟比率。
HES为ARM®双核Cortex™-A9 MPCore™应用开发提供支持，利用Xilinx Zynq™所有可编程7000和MPSOC系列。设计人员现在可以利用ARM Cortex-A9处理器的串行处理功能，以便项目需要具有最大FPGA的并行处理能力，以实现各种市场的应用程序，或利用ARM处理器实现车载嵌入式软件驱动的测试台。
我们的RTAX / RTSX原型解决方案提供了可重新配置的平台微芯片RTAX-S / SL，RTAX-DSP和RTSX-SU空间设计系统。与传统的OTP（一个时间可编程）反熔丝空间合格的FPGA不同，ALDEC原型适配器利用微芯片™Proasic3E FPGA，允许设计人员用更大的路由灵活性，更多的开关，较低的功耗，非易失性再次可编程性和网表优化来原型。