多FPGA设计划分
由于当今SoC设计的规模，原型板必须包含多个可扩展（或可扩展）的大型FPGA设备。选择合适的FPGA原型板和设计分区解决方案是许多团队今天面临的挑战之一。不仅设计必须分块，以便每个块与一个FPGA匹配，而且用户还必须使用板上可用的物理I/O和跟踪来安排它们之间的互连。HES中实现的6.33亿ASIC门设计示例的物理互连™ 原型平台（带背板）如下图所示。
物理I/O和跟踪的数量总是很少，并且跟不上不断增长的FPGA规模。高速串行I/O和支持LVDS传输的I/O弥补了这一限制，但这意味着FPGA原型平台的用户必须实现一些时分复用（TDM）技术，以便在原型板上互连设计分区。另一个复杂问题是时钟的正确分配和板级定时的正确性保证。
所有这些挑战都是通过以下方式解决的：Aldec HES-DVM提供原型流程和工具的软件，有助于设计分区、互连、时钟映射和定时关闭。
HES-DVM原型的主要特点和优点
- 多FPGA原型的快速跟踪设置
- 使用设计结构模型和自顶向下策略的引导分区
- 在多个分区中为时钟模块进行实例逻辑复制
- 监控使用的逻辑资源和互连
- 模拟许多分区配置的干运行和“假设”影响分析
- 门控时钟的自动转换和网表优化
- 时钟域交叉分析器和定时约束编辑器
- 支持Aldec HES和第三方定制板
- 板级连接资源感知、全局时钟和跟踪、LVD、单端
- 芯片间连接（ICC）总线的自动插入
○ 使用SERDES模块
○ LVDS或单端信令
○ 直接路由或全局跟踪
- 快速检查列表生成，用于分区决策的全面验证
- 分区后模拟支持
产品视频
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HES-DVM协议-入门 |
在本视频中，您将学习如何使用HES-DVM分区工具准备FPGA设计原型所需的文件。HES-DVM™ 是一个用于SoC和ASIC设计的完全自动化和可扩展的混合验证环境。 |
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板编译器-为原型分区定义自定义FPGA板 |
在本视频中，来自Aldec的Farhad Fallah将解释如何使用HES DVM board compiler tool来准备用于DVM原型制作的定制板文件。Board compiler是一个Linux命令行工具，要求用户准备Board文件并将其用作该工具的输入。 |
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全自动设计分区指南 |
在本视频中，Aldec公司的Farhad Fallah深入探讨了HES DVM工具的自动多FPGA分区功能。您将学习如何在AWS云上使用HES DVM自动将任何ASIC设计划分为多个FPGA，这对验证工程师来说需要花费大量时间。 |
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深入研究设计分区 |
ASIC/SoC设备中模块数量的指数增长已成为验证工程师面临的复杂挑战。由于不可能将一个大型设计集成到单个FPGA中进行原型设计，因此对多FPGA分区的要求很高。 |
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连接选项卡深潜 |
ASIC和SoC设计中使用的IOs数量正在增加，几乎与摩尔定律相似。由于FPGA上物理IO数量的限制，需要大量IO的更复杂SoC设计的原型设计变得非常具有挑战性。 |