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加速新一代fpga的SoC仿真时间
HDL模拟器所能提供的全面验证是好的,但还不理想。我们需要的是一个更快、更安全、更彻底的验证环境,该环境将HDL模拟器的健壮性与FPGA原型板的速度相结合。我们的目标是将这两种验证方法的功能整合到一个平台中。
HES-DVM 白皮书
实现RTL到网表的等价性
模拟-合成不匹配问题可能会导致物理设备故障。即使对于功能完美的RTL模拟,其物理实现也可能包含关键的设计缺陷。RTL Linting是定位和修复模拟-合成不匹配问题的唯一方法。下面的文章介绍了典型的模拟-综合不匹配问题,并通过简单的例子加以说明。对于每一个描述的问题,Lint检查都被识别和解释。
Active-HDL、Riviera-PRO ALINT-PRO 白皮书
Aldec DO-254解决方案蓝图
美国联邦航空管理局(FAA)承认使用常用的工具进行FPGA设计和验证,如RTL模拟器、合成、位置和路线和静态时序分析。对于DAL A和B FPGA, FAA还认可其他改进设计、验证、可追溯性和项目管理的工具,包括需求管理、可追溯性、测试管理、设计规则检查器、时钟域跨越(CDC)分析、代码覆盖和FPGA物理测试系统。
Active-HDL, ALINT-PRO, Spec-TRACER, DO-254/CTS 白皮书
ASIC原型——与Xilinx共同编写
本文重点介绍了使用基于fpga的原型机进行ASIC验证的可能性,考虑了最新的Virtex-7设备和Aldec hes7双Virtex-7 2000T ASIC原型板。此外,还介绍了最常见的分区问题和解决方案。
HES-DVM,他™董事会 白皮书
自动化ASIC回归与Aldec服务器场管理器
摘要:Aldec公司的服务器群管理器(SFM)解决了ASIC回归测试问题,以实现快速、低成本、高质量的ASIC设计验证。
Active-HDL 白皮书
高容量FPGA器件的最佳设计实践
随着最新的FPGA技术的进步和大规模FPGA设备的发布,设计团队在生产高质量的HDL代码方面面临着前所未有的挑战。为了在功能验证和实现阶段节省时间,从设计过程的早期阶段开始就确保设计的质量变得越来越重要。在ASIC设计流程中,Lint工具(有时称为设计规则检查器)确保早期设计质量,并在整个项目生命周期中保持这种质量。
Riviera-PRO, ALINT-PRO 白皮书
澄清语言方法论的困惑
摘要:从事现代大型FPGA设计的工程师面临着多种挑战:不断变化的语言、方法和实现它们的工具。现在许多设计同时包含硬件和软件的事实只会增加混乱。这份文件试图澄清这一情况。
Active-HDL 白皮书
FPGA世界中的时钟域跨越
时钟域跨越(CDC)问题导致ASIC和FPGA设备中大量故障。随着FPGA复杂性和性能的增长,CDC问题对设计功能的影响越来越大。本文概述了FPGA设计中的CDC问题及其解决方案。本文介绍了各种设计技术以及Xilinx和Intel FPGA设备的实际示例。更重要的是,本文总结了高可靠性FPGA设计最重要的CDC指南。
ALINT-PRO 白皮书
集成设计环境中的并发FPGA-PCB设计
越来越多的大型、高引脚计数和高速FPGA设备的采用意味着正确的首次印刷电路板(PCB)设计实践对于确保正确的系统操作比以往任何时候都更重要。通常,PCB设计与FPGA的设计和编程同时进行。信号和引脚分配最初是由FPGA设计人员完成的,电路板设计人员必须正确地将这些分配转换为系统电路原理图和电路板布局中使用的符号。随着电路板设计的进展,可能需要重新分配引脚以优化PCB布局。这些重新赋值必须依次传递回FPGA设计人员,以便通过更新FPGA设计的位置和路由来处理新的赋值。为了克服这些挑战,Zuken和Aldec提供了一个集成的设计环境来支持这些设计流程。
Active-HDL 白皮书
FPGA设计流程的企业标准化
不断增长的客户需求和技术能力增加了硬件和软件的设计复杂性。上市时间正在缩短,新设计的寿命也在缩短。为了满足所有这些要求,需要一种新的设计过程方法。
Active-HDL 白皮书
在Riviera-PRO中调试SCE-MI协同仿真
摘要:在高可见性的仿真过程中调试设计是一个挑战。本文提出了Aldec对这一问题的解决方法;一个用于SCE-MI协同仿真的调试环境,它提供了在基于fpga的模拟器中运行的设计的100%的信号可见性。从模拟器智能捕获的调试探针保留原始信号名称和层次结构路径,从而在仿真中提供真正的RTL设计视图。
Riviera-PRO, HES-DVM 白皮书
用于片上网络设计仿真与仿真的UVM测试平台设计
通用验证方法(UVM)是使用事务性测试平台环境中最流行的方法之一。SoC设计的增长迫使设计和验证团队使用仿真作为加速验证过程的一种方法。标准协同仿真建模接口(SCE-MI)提供了将仿真设计与事务测试台连接的方法。本文描述了如何使用SCE-MI创建可以同时进行模拟和仿真的UVM测试环境。
HES-DVM 白皮书
DO-254:通过测试增加验证覆盖率
通过测试的验证覆盖率对于满足DO-254的目标至关重要。然而,在最终板测试期间通过测试来验证需求是具有挑战性和耗时的。本白皮书解释了这些挑战背后的原因,并提供了如何克服这些挑战的建议。这些建议围绕着Aldec独特的设备测试方法,该方法可以通过测试显著增加验证覆盖率。
- 254 / CTS吗 白皮书
- 254年需求跟踪吗
DO-254为商业机载电子硬件的开发实施了严格的需求驱动过程。对于DO-254,需求必须驱动设计和验证活动,需求可追溯性有助于确保这一点。本文解释了需求可追溯性背后的基本原理,包括正确执行它的目的和产生的好处。
Spec-TRACER 白皮书
Active-HDL代码覆盖的DO-254工具确认过程指南
本文件的目的是指导Active-HDL代码覆盖工具的鉴定过程。
- 254 / CTS吗 白皮书
嵌入式系统验证
摘要:随着移动和个人应用程序数量的增加,嵌入式处理器的使用成为一种需要。新型FPGA器件具有所谓的软或硬处理器核心,能够快速地从仅FPGA向SoC应用程序和项目迁移。这不仅会影响硬件,还会影响为SoC设计人员支持最新FPGA设备的工具。这类工具将在本文档中讨论。
Active-HDL 白皮书
使用嵌入式PSL增强Verilog设计
摘要:PSL(属性规范语言)是一个最简单的介绍世界的设计属性,断言和覆盖点熟悉Verilog HDL。数字电路的设计者对电路的运行有最好的理解,这使得她或他成为定义属性的最佳人选,这些属性将在模拟过程中出现错误的设计行为时触发断言消息,或者通过在验证过程中显示所有需要的行为,向测试台创建者提供有价值的反馈。因此,使用嵌入式PSL属性和断言对工程师非常有益,并使他们的设计更好。
Active-HDL 白皮书
使用SVA增强Verilog设计
摘要:对于熟悉Verilog HDL的人来说,SVA (SystemVerilog断言)语言是对设计属性、断言和覆盖点的最简单介绍之一。数字电路的设计者对电路的运行有最好的理解,这使得她或他成为定义属性的最佳人选,这些属性将在模拟过程中出现错误的设计行为时触发断言消息,或者通过在验证过程中显示所有需要的行为,向测试台创建者提供有价值的反馈。因此,直接在设计代码中使用SVA属性和断言对工程师非常有益,并使他们的设计更好。
Active-HDL 白皮书
利用嵌入式PSL增强VHDL设计
摘要:PSL(属性规范语言)是对设计属性、断言和覆盖点的最简单的介绍,对于熟悉VHDL (VHSIC硬件描述语言)的人来说。数字电路的设计者对电路的运行有最好的理解,这使得她或他成为定义属性的最佳人选,这些属性将在模拟过程中出现错误的设计行为时触发断言消息,或者通过在验证过程中显示所有需要的行为,向测试台创建者提供有价值的反馈。因此,使用嵌入式PSL属性和断言对工程师非常有益,并使他们的设计更好。
Active-HDL 白皮书
在CDC问题找到您之前找到它们:针对DO-254遵从性的高级CDC验证
fpga中的时钟域跨越(cdc)表示故障的概率机会。功能仿真和静态时序分析工具不足。发现和解决cdc周围的亚稳性和数据不一致性需要FPGA设计的静态和动态分析。Aldec ALINT-PRO-CDC增强了人们对疾病控制中心的定位和完全缓解的信心。
ALINT-PRO 白皮书
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