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在使用HVD技术进行仿真动态调试期间,信号可视性达到100%
摘要:在进行仿真调试时,为了保证硬件信号数据的提取和可视化,工程师不得不使用多种应用程序。在本次网络研讨会中,我们将学习一项前沿技术,该技术可以智能地从FPGA仿真器中提取数据,在仿真过程中提供100%的信号可见性。这种方法在关键仿真器通信信道中提供高达70%的带宽节省。来自仿真的动态和静态探头也可以在Riviera-PRO波形查看器中可视化,保留原始信号名称和层次结构路径,并提供对设计的RTL源代码的完整跟踪。玩网络研讨会
HES-DVM 录制的网络研讨会
加速DSP设计开发:定制流程
了解如何利用Aldec的集成设计流程实现更好的数字信号处理(DSP)设计生产力,该流程由Aldec Riviera PRO中提供的许多独特技术、功能和行业合作伙伴实现™ 设计和验证平台。您将了解RTL仿真环境中对信号处理非常重要的基本和创新功能:基于模型的设计流集成、浮点感知RTL调试工具、专用协议分析工具、对FPGA硅供应商的全面支持。玩网络研讨会
有源HDL,里维埃拉专业版 录制的网络研讨会
加速新一代fpga的SoC仿真时间
三个设计阶段(RTL,门级和路线)的设计的功能验证是根据要求的确保设计正确行为的基本步骤,但它们受到HDL模拟器速度的限制。虽然HDL模拟器提供高级调试功能并提供强大的设计覆盖范围信息,但它们的速度是设计周期验证时的主要瓶颈。该网络研讨会将讨论更快,更安全,更全面的验证环境,这些环境将HDL模拟器的稳健性与FPGA原型板的速度相结合。玩网络研讨会
HES-DVM,HES-7 录制的网络研讨会
使用Tysom-3a-zu19eg和Pynq加速大图像和信号处理FPGA设计开发
针对更大的异构SoC(如Xilinx MPSoC UltraScale+EG19)设备的开发给开发人员带来了一些挑战,从计时关闭到开发软件,以及随着产品开发不断提高的技术准备水平(TRL)。如果将可编程逻辑算法与应用软件集成,最大的挑战之一是,这不仅需要能够正确配置和访问可编程逻辑中实现的设计元素,还需要实现更高级别的算法和应用程序。TySOM embedded development board使开发人员能够从第一天就开始为可编程逻辑和软件解决方案开发应用程序。通过利用PYNQ框架,开发人员可以加速算法的开发和可编程逻辑设计的验证。PYNQ为开发人员提供了使用Python和Jupyter笔记本在可编程逻辑中控制AXI外围设备的能力,为算法的开发和验证打开了更广阔的Python生态系统。这对于图像和信号处理应用尤其有益。本课程将演示开发人员如何使用TySOM-3A-ZU19EG嵌入式开发板和PYNQ框架,以加速图像和信号处理应用程序的开发。玩网络研讨会
TySOM董事会 录制的网络研讨会
加速硬件依赖软件的验证
软件成本现在在SoC设计中占主导地位。因此,必须尽早捕获和管理硬件对软件的依赖。忽视这些会带来项目和预算超支的风险。在本次网络研讨会中,我们将阐述为什么选择fpga作为软件集成的验证平台。我们将讨论使用fpga进行验证的挑战,并介绍混合虚拟原型的使用。将传统的FPGA专用集成电路原型与基于FPGA的仿真系统进行比较。玩网络研讨会
HES-DVM,HES-7 录制的网络研讨会
使用OSVVM模型独立事务加速验证组件的开发
验证组件已经成为结构化VHDL环境的重要组成部分。在OSVVM中,我们将验证组件作为一个实体和体系结构来实现。这为RTL工程师提供了一个熟悉的环境来创建模型行为。任何验证框架的目标都是使被测设备(DUT)“感觉好像”它已经被插进了董事会。因此,框架必须能够产生相同的波形和波形序列,DUT将在板上看到。OSVVM测试平台框架看起来与其他框架一样,包括SystemVerilog。它包括验证组件(AxiStreamTransmitter和AxiStreamReceiver)和TestCtrl(测试序列器),如图1所示。测试平台的顶层将组件连接在一起(使用与RTL设计中相同的方法),通常称为测试工具。验证组件和TestCtrl之间的连接使用VHDL记录(我们称之为事务接口)。 Connections between the verification components and the DUT are the DUT interfaces (such as AxiStream, UART, AXI4, SPI, and I2C). There are three steps required to create an OSVVM verification component: Define the transaction interface (in OSVVM it is a record) Define the transaction procedures (the call API for the test sequencer) Define the internals of the verification component itself. OSVVM model independent transactions are one of our latest innovations – added to OSVVM in 2020.07. For a class of interfaces, the model independent transactions define the transaction interface and transaction procedures. OSVVM has defined these for address bus interfaces (such as AXI, Avalon, X86, …) and streaming type interfaces (such as UART, AXI Stream, …). For a testbench/verification component developer, using the model independent transactions allows a developer to focus on just the internals of the verification component. Directive transactions can be copied from models of a similar class. This helps save time in testbench development. For the test case developer, model independent transactions provide address bus interfaces and streaming interfaces with a common set of transactions (API). This makes writing test cases easier since the transaction interface (API) is already familiar. This also facilitates either re-use of test sequences between different verification components or porting tests from one interface to another. This webinar provides a guided walk-through of the OSVVM model independent transactions. Benefits of OSVVM OSVVM is a competitive solution with SystemVerilog + UVM for FPGA Verification. World-wide, 18% of the FPGA market uses OSVVM [1] – or alternately 36% of the VHDL FPGA market uses OSVVM. In Europe, in the FPGA market, OSVVM (with 36%) leads SystemVerilog+UVM (with 26%). OSVVM is an innovator and leader in the development of VHDL Verification Methodology. Our approach has been evolving in SynthWorks classes since 1997 and started being released as open source in 2011. So how does it compare to SystemVerilog? Constrained Random – Supported via RandomPkg and coding styles – an OSVVM innovation Functional Coverage – Supported via CoveragePkg – an OSVVM innovation Scoreboards – Supported via ScoreboardGenericPkg – an OSVVM innovation Error reporting and Messaging – supported via AlertLogPkg – concepts borrowed from numerous sources Transaction based testbenches and verification components – in our classes since 1997 Memory Modeling – data structure for efficient creation of memories through sparse allocation. Process Synchronization – barrier synchronization (an OSVVM innovation) as well as other methods. Is OSVVM supported by my simulator? Currently OSVVM is supported by simulators from Mentor, Aldec, Cadence, Synopsys, and GHDL. This is great support and our goal is to keep it this way. When we upgrade existing features in the library, we test to make sure we do not break support within our community. OTOH, when we introduce new capability (generally in separate packages) and there is a significant advantage to using advanced VHDL constructs – such as it simplifies how the item is used, then it is likely we will use it – as a result, some of OSVVM's Verification IP uses records with unconstrained arrays. We also strictly avoid using deprecated language features - such as shared variables that have an ordinary type.玩网络研讨会
有源HDL,里维埃拉专业版 录制的网络研讨会
实现DO-254遵守行业最全面的HDL编码指南
Alint-Pro静态设计验证解决方案包括针对需要DO-254合规性的安全关键设计的DO-254 HDL规则。最近,这款DO-254规则集随着80多个新规则增强,增加了与编码实践,时钟域口,安全综合和代码审查相关的Verilog和基于VHDL的设计的大量代码检查。此网络研讨会将从其向实施和代码示例的规范中提供新添加的DO-254规则概述。我们还将讨论Alint-Pro的可用刀具资格数据包。玩网络研讨会
ALINT-PRO 录制的网络研讨会
使用共同仿真解决SOC验证的挑战
Xilinx Zynq 7000和Zynq UltraScale+ MPSoC等异构芯片系统(Heterogeneous System on Chip, SoC)设备结合了高性能处理系统(PS)和最先进的可编程逻辑(PL)。这种组合允许系统架构提供最佳解决方案。验证PS和PL之间的交互对设计团队来说是一个挑战。虽然可以使用QEMU对PS进行独立验证,使用Riviera-PRO对PL进行独立验证,但PS和PL之间的集成往往发生在设计周期的后期,此时解决问题的时间和成本都比较大。然而,还有另一种方法,即联合模拟,它可以在开发周期的早期执行。本次网络研讨会将探讨SoC用户所面临的挑战,介绍联合仿真的概念及其组成部分,并演示先进的调试技术。我们将研究执行Co-Simulation所需的环境和先决条件。然后将给出详细的示例来演示基本和高级调试概念。基于Zynq实现了一个在SW控制下运行的脉宽调制IP核。我们将查看一些示例,这些示例介绍了基本的联合仿真流程(如波形检查)以及高级调试方面(如软件和硬件断点和单步调试)。 These techniques will enable us to identify and debug issues which reside in both the software and hardware design. Co-Simulation enables you to develop your application faster and reduce the bring up time once the application hardware arrives for integration. This webinar will demonstrate these benefits and more which are gained when Co-Simulation is used, while demonstrating the ease with which the environment can be established and simulation performed.玩网络研讨会
Riviera-PRO, TySOM™EDK 录制的网络研讨会
用于Zynq SoC设计的高级RTL调试
主讲人:Radek Nawrot, Aldec软件产品经理

基于Xilinx®Zynq™设备的复杂嵌入式应用的设计人员需要一个高性能的RTL仿真调试平台。在本次网络研讨会中,您将学习几种先进的RTL调试方法和技术,这些方法和技术可用于块级和系统级仿真。您将学习如何使用Dataflow, Code Coverage, Xtrace和波形贡献者来分析基于axis的Zynq设计中的错误。

我们欢迎您在网络研讨会之前参阅以下应用说明:
Xilinx基于axis的IP概述
在Xilinx CORE Generator中模拟AXI BFM示例
在Riviera-Pro中模拟基于AXI的设计
在Riviera-PRO中对Xilinx Zynq BFM进行功能模拟

议程
  • Xilinx Vivado™,SDK™,Riviera-Pro™和Tysom™之间的嵌入式开发流程
  • AXI简介
  • 从Vivado运行Riviera-Pro
  • 仿真过程中的代码覆盖
  • Advance DataFlow-设计概述
  • Bug注入–Xtrace正在运行
  • 有贡献者的波形–查找代码中的错误
玩网络研讨会
Riviera-PRO, TySOM™EDK 录制的网络研讨会
用于多FPGA原型设计的AIVE设计分区
无论是ASIC、ASSP还是大型FPGA设计,仿真和原型设计都是必不可少的验证和验证活动。通常选择基于FPGA的平台是因为它们的可伸缩性和通用性,更重要的是,因为它们的运行速度潜力。驱使许多人离开这个平台的是多fpga设计设置的挑战,这需要复杂的分区、安排互连和管理跨多个设备的多个时钟域。该领域的自动化是非常可取的,以避免耗时和容易出错的手工制作和设计hack,从而实现FPGA原型。Aldec HES™原型平台和相关解决方案旨在降低这些风险,并促进可靠的FPGA原型的快速实现。使用hs - dvm工具,可以方便地为大型多fpga平台进行设计设置,该工具提供了新的分区实用程序,并可以将ASIC时钟转换为fpga防结构。了解时钟域和原型板连接资源有助于做出明智的决策,并允许实现FPGA原型的高时钟比。在本次网络研讨会中,我们将展示新的hs - dvm原型流程,该流程将通过缩短设置时间和提高FPGA设计的运行速度来提高物理原型的生产效率。玩网络研讨会
HES-DVM 录制的网络研讨会
Aldec和SynthWorks: OS-VVM:开源- VHDL验证方法
开源的VHDL验证方法(OS-VVM™)为VHDL团队提供了先进的验证能力。与会者将学习如何将功能覆盖、约束随机测试和驱动随机测试的覆盖添加到他们当前的测试台上。OS-VVM有一个直接的使用模型,它允许向测试平台部分或全部添加功能覆盖、约束随机和覆盖驱动随机特性。本次网络研讨会演示了如何将功能覆盖率添加到测试台上是必要的——即使是直接测试。约束随机或覆盖驱动随机可以在需要的时候和地方添加,甚至可以混合定向、算法、基于文件、约束随机和覆盖驱动随机方法。OS-VVM是基于开源包的。它是在VHDL-2008或VHDL-2002下编译的(经过了一些微调,它是由Aldec和SynthWorks共同开发的,两家公司都致力于为VHDL设计社区提供持续的支持。玩网络研讨会
有源HDL,里维埃拉专业版 录制的网络研讨会
ARM Cortex SoC原型平台的工业应用
现代工业系统面临许多关键的设计挑战,包括:系统复杂性、实时性能要求、不断发展的标准和不断上升的成本。ASIC原型平台允许设计师在硅带输出之前快速实现和验证工业系统的功能,从而节省昂贵的重新旋转成本。在本次网络研讨会中,我们将演示如何使用Aldec的HES-7解决工业设计应用问题™, 它支持ARM®Cortex™-通过利用Xilinx®Zynq®全可编程SoC实现基于A9的设计。玩网络研讨会
HES-7 录制的网络研讨会
ASIC/SoC原型与Aldec的新hes7板
Aldec新发布的基于FPGA的原型平台hes7™利用了Xilinx®Virtex®-7 FPGA。Xilinx引入了一种新的堆叠硅互连技术(SSI),使单个Virtex-7具有2M逻辑单元,使其成为业界最大容量的FPGA。本次网络研讨会将概述对以前Xilinx架构的修改和SSI技术的结构。本次网络研讨会还将介绍Virtex-7如何为基于fpga的原型开发平台带来好处,并将概述hes7的关键特性。玩网络研讨会
HES-7 录制的网络研讨会
断言 - HDL设计师的实用介绍
精通传统hdl的大多数FPGA设计人员可能听说过断言,但没有时间去尝试它们。设计人员应该意识到断言正在迅速成为设计和验证过程的标准部分,因此学习如何使用它们是未来的必要条件。本次网络研讨会将快速简单地介绍断言的基本思想和应用:序列、属性、断言和覆盖命令等。在模拟器演示和现场演示中都使用了实例。玩网络研讨会
有源HDL,里维埃拉专业版 录制的网络研讨会
高容量FPGA设备的最佳设计实践
随着最新FPGA技术的进步和高容量设备(如Xilinx®Virtex®-7和Altera®Stratix®-V)的发布,设计团队面临着生产安全、干净的HDL(RTL,FPGA)代码的更多挑战。在本演示中,我们将重点介绍设计技术,这些技术将使代码在大型FPGA设计上以最佳方式运行,并且不会出现计时和同步问题。玩网络研讨会
ALINT 录制的网络研讨会
DO-254要求可追溯性的最佳实践
DO-254为商业机载电子硬件的开发实施了严格的需求驱动过程。对于DO-254,需求必须驱动设计和验证活动,需求可追溯性有助于确保这一点。在本次网络研讨会中学习设计保证级(DAL) A fpga的可追溯性最佳实践。我们将为以下问题提供见解:当跟踪从FPGA需求到HDL设计源、实现、测试用例、测试平台和测试结果时,推荐的方法是什么?可跟踪性需要什么类型的输出文件?认证机构在审查可追溯性数据时寻找什么?玩网络研讨会
DO-254 / CTS 录制的网络研讨会
更好的VHDL覆盖率
通过测试台进行VHDL仿真的经验丰富的用户很欣赏Coverage Analysis为他们提供的额外的安全层。但是,所有种类的保险都是同样有益的吗?虽然代码覆盖确实有用,但它确实验证了测试平台的质量,而不是设计本身。在本次网络研讨会中,我们将展示如何使用属性覆盖和功能覆盖(借助OS-VVM)来提高设计质量。玩网络研讨会
有源HDL,里维埃拉专业版 录制的网络研讨会
促进VHDL开发时间与背景设计规则检查
David Clift是Firsteda Limited的应用专家。David的电子工程职业生涯于1984年加入公司作为研发工程师,在一系列项目中加入了一系列项目,包括硅 - 蓝宝石和辐射耐受IC。大卫于1994年迁入了EDA行业。大卫是Aldec和Sigasi的应用专家。Hendrik Eeckhaut是Sigasi的创始人和CTO。他在计算机科学工程中有博士学位,并对人工智能和FPGA设计方法进行了可扩展视频代码的研究。2008年,他共同创立了SIGASI,因为他认为硬件设计师值得更好的工具。他的使命是帮助设计师专注于实际设计,并自动化所有分心。玩网络研讨会
ALINT-PRO 录制的网络研讨会
大型设计的闭环验证
摘要:现代数字设计的规模已经非常庞大,传统的、简单化的验证已经不再有效。大量的设计资源,多个团队和使用它们的工具,它们产生的几乎无限的结果流——所有这些因素都创造了新的管理挑战。我们的网络研讨会将展示如何使用Agnisys和Aldec工具轻松地进行验证规划、模拟和回归管理。玩网络研讨会
里维埃拉酒店 录制的网络研讨会
用于模拟和原型开发的通用测试平台
许多芯片设计房屋组合模拟和原型工艺,以实现其产品的最高验证质量水平。通常,此过程适用于顶级设计。这种方法的一个问题是模拟和原型环境之间的固有差异。如果在原型设计期间发现了错误,则很难在仿真环境中复制它。但是,总是需要这样做,以便正确修复代码并验证模拟中的修复。仿真和原型验证阶段的组合不仅可以应用于顶级设计,而是用于块级和IP核心验证。复杂的任务关键IP,前向纠错IP等可能需要比模拟提供的更高的测试刺激。在本网络研讨会中,我们将根据“常见测试台”方法概述高效的IP设计验证方法。普通测试窗的主要部分可以在仿真和原型之间重新使用。虽然减少了测试禁止开发时间,但这种方法有助于从模拟环境中的原型设计复制错误。 The Common Testbench concept will be illustrated using a design example.玩网络研讨会
Riviera-Pro,Alint-Pro,DO-254 / CTS 录制的网络研讨会
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