玩网络研讨会

标题:使用OVL对Verilog和VHDL设计进行基于断言的验证

描述:Open Verification Library (OVL)是一个属性检查器库,用于数字电路描述,用流行的硬件描述语言编写,并由Accelera维护。OVL检查器不仅可以用于动态仿真,而且可以用于形式验证和仿真。此外,基于ovl的验证技术为设计人员实现基于断言的设计验证提供了最简单的方法。最后,OVL支持任何HDL语言(Verilog、SystemVerilog、VHDL),支持使用任何仿真工具进行基于断言的验证。在本次网络研讨会中,我们将介绍如何在设计和验证过程中开始使用开放验证库(Open Verification Library, OVL)的实际指导。我们将提供各种代码示例来演示如何有效地将OVL用于Verilog和VHDL设计验证。还将概述使用OVL的静态形式化和基于仿真的验证方法。


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