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HVD技术在仿真动态调试期间100%的信号可见性
摘要:在进行仿真调试时,为了保证硬件信号数据的提取和可视化,工程师不得不使用多种应用程序。在本次网络研讨会中,我们将学习一项前沿技术,该技术可以智能地从FPGA仿真器中提取数据,在仿真过程中提供100%的信号可见性。这种方法在关键仿真器通信信道中提供高达70%的带宽节省。来自仿真的动态和静态探头也可以在Riviera-PRO波形查看器中可视化,保留原始信号名称和层次结构路径,并提供对设计的RTL源代码的完整跟踪。玩网络研讨会
HES-DVM 记录网络研讨会
加速DSP设计开发:定制流程
学习如何使用Aldec的集成设计流程实现更好的数字信号处理(DSP)设计效率,通过Aldec Riviera-PRO™设计和验证平台中的一些独特的技术、功能和行业伙伴关系实现。您将了解RTL仿真环境中对信号处理至关重要的基本和创新特性:基于模型的设计流集成,浮点感知RTL调试工具,专用协议分析工具,对FPGA硅供应商的全面支持。玩网络研讨会
Active-HDL, Riviera-PRO 记录网络研讨会
加速新一代fpga的SoC仿真时间
在三个设计阶段(RTL、Gate-Level和Post-Route)对设计进行功能验证是确保设计符合要求的必要步骤,但它们受到HDL模拟器速度的限制。虽然HDL模拟器提供了先进的调试功能并提供了健壮的设计覆盖信息,但当涉及到验证时,它们的速度是设计周期的主要瓶颈。本次网络研讨会将讨论一个更快、更安全、更彻底的验证环境,该环境将HDL模拟器的健壮性与FPGA原型板的速度相结合。玩网络研讨会
HES-DVM, HES-7 记录网络研讨会
利用TySOM-3A-ZU19EG和PYNQ加速大图像和信号处理FPGA设计开发
针对大型异构SoC(如Xilinx MPSoC UltraScale+ EG19设备)进行开发,给开发人员带来了几个挑战,从计时关闭到软件开发,以及随着产品开发不断提高的技术准备水平(TRL)。其中一个最大的挑战是如果将可编程逻辑算法与应用软件集成,这不仅需要能够正确地配置和访问在可编程逻辑中实现的设计元素,而且还需要实现更高层次的算法和应用。TySOM嵌入式开发板使开发人员能够在第一天就开始为可编程逻辑和软件解决方案开发应用程序。通过利用PYNQ框架,开发人员可以加快算法的开发和可编程逻辑设计的验证。PYNQ为开发人员提供了在可编程逻辑中使用Python和Jupyter笔记本控制AXI外设的能力,为开发和验证算法打开了更广泛的Python生态系统。这对于图像和信号处理应用尤其有益。本部分将演示开发者如何使用TySOM-3A-ZU19EG嵌入式开发板和PYNQ框架,以加速图像和信号处理应用程序的开发。玩网络研讨会
TySOM板 记录网络研讨会
加速硬件依赖软件的验证
软件成本现在在SoC设计中占主导地位。因此,必须尽早捕获和管理硬件对软件的依赖。忽视这些会带来项目和预算超支的风险。在本次网络研讨会中,我们将阐述为什么选择fpga作为软件集成的验证平台。我们将讨论使用fpga进行验证的挑战,并介绍混合虚拟原型的使用。将传统的FPGA专用集成电路原型与基于FPGA的仿真系统进行比较。玩网络研讨会
HES-DVM, HES-7 记录网络研讨会
使用OSVVM模型独立事务加速验证组件开发
验证组件已经成为结构化VHDL环境的重要组成部分。在OSVVM中,我们将验证组件作为一个实体和体系结构来实现。这为RTL工程师提供了一个熟悉的环境来创建模型行为。任何验证框架的目标都是使被测设备(DUT)“感觉好像”它已经被插进了董事会。因此,框架必须能够产生相同的波形和波形序列,DUT将在板上看到。OSVVM测试平台框架看起来与其他框架一样,包括SystemVerilog。它包括验证组件(AxiStreamTransmitter和AxiStreamReceiver)和TestCtrl(测试序列器),如图1所示。测试平台的顶层将组件连接在一起(使用与RTL设计中相同的方法),通常称为测试工具。验证组件和TestCtrl之间的连接使用VHDL记录(我们称之为事务接口)。 Connections between the verification components and the DUT are the DUT interfaces (such as AxiStream, UART, AXI4, SPI, and I2C). There are three steps required to create an OSVVM verification component: Define the transaction interface (in OSVVM it is a record) Define the transaction procedures (the call API for the test sequencer) Define the internals of the verification component itself. OSVVM model independent transactions are one of our latest innovations – added to OSVVM in 2020.07. For a class of interfaces, the model independent transactions define the transaction interface and transaction procedures. OSVVM has defined these for address bus interfaces (such as AXI, Avalon, X86, …) and streaming type interfaces (such as UART, AXI Stream, …). For a testbench/verification component developer, using the model independent transactions allows a developer to focus on just the internals of the verification component. Directive transactions can be copied from models of a similar class. This helps save time in testbench development. For the test case developer, model independent transactions provide address bus interfaces and streaming interfaces with a common set of transactions (API). This makes writing test cases easier since the transaction interface (API) is already familiar. This also facilitates either re-use of test sequences between different verification components or porting tests from one interface to another. This webinar provides a guided walk-through of the OSVVM model independent transactions. Benefits of OSVVM OSVVM is a competitive solution with SystemVerilog + UVM for FPGA Verification. World-wide, 18% of the FPGA market uses OSVVM [1] – or alternately 36% of the VHDL FPGA market uses OSVVM. In Europe, in the FPGA market, OSVVM (with 36%) leads SystemVerilog+UVM (with 26%). OSVVM is an innovator and leader in the development of VHDL Verification Methodology. Our approach has been evolving in SynthWorks classes since 1997 and started being released as open source in 2011. So how does it compare to SystemVerilog? Constrained Random – Supported via RandomPkg and coding styles – an OSVVM innovation Functional Coverage – Supported via CoveragePkg – an OSVVM innovation Scoreboards – Supported via ScoreboardGenericPkg – an OSVVM innovation Error reporting and Messaging – supported via AlertLogPkg – concepts borrowed from numerous sources Transaction based testbenches and verification components – in our classes since 1997 Memory Modeling – data structure for efficient creation of memories through sparse allocation. Process Synchronization – barrier synchronization (an OSVVM innovation) as well as other methods. Is OSVVM supported by my simulator? Currently OSVVM is supported by simulators from Mentor, Aldec, Cadence, Synopsys, and GHDL. This is great support and our goal is to keep it this way. When we upgrade existing features in the library, we test to make sure we do not break support within our community. OTOH, when we introduce new capability (generally in separate packages) and there is a significant advantage to using advanced VHDL constructs – such as it simplifies how the item is used, then it is likely we will use it – as a result, some of OSVVM's Verification IP uses records with unconstrained arrays. We also strictly avoid using deprecated language features - such as shared variables that have an ordinary type.玩网络研讨会
Active-HDL, Riviera-PRO 记录网络研讨会
实现DO-254符合行业最全面的HDL编码指南
ALINT-PRO静态设计验证解决方案包括DO-254 HDL规则集,目标是要求遵守DO-254的安全关键设计。最近,这个DO-254规则集得到了增强,增加了80多条新规则,为基于Verilog和vhdl的设计增加了大量代码检查,这些设计与编码实践、时钟域跨越、安全合成和代码审查相关。本次网络研讨会将概述新加入的DO-254规则,从规范到实现和代码示例。我们还将讨论ALINT-PRO可用的工具确认数据包。玩网络研讨会
ALINT-PRO 记录网络研讨会
利用联合仿真解决SoC验证实践中的挑战
Xilinx Zynq 7000和Zynq UltraScale+MPSoC等异构片上系统(SoC)设备将高性能处理系统(PS)与最先进的可编程逻辑(PL)相结合。这种组合允许对系统进行架构设计,以提供最佳解决方案。验证PS和PL之间的这种交互对设计团队来说是一个挑战。虽然可以使用QEMU对PS进行单独验证,使用Riviera PRO对PL进行单独验证。PS和PL之间的集成通常发生在设计周期的后期,因为解决问题在时间和成本上的影响都比较大。然而,还有另一种方法是协同仿真,可以在开发周期的早期执行。本次网络研讨会将探讨SoC用户面临的挑战,介绍协同仿真的概念及其组成部分,并展示先进的调试技术。我们将研究执行协同仿真所需的环境和先决条件。然后将提供详细的示例来演示基本和高级调试概念。基于Zynq,实现在SW控制下运行的脉宽调制IP核。我们将看一些示例,这些示例介绍基本的协同仿真流程,如波形检查,以及高级调试方面,如软件和硬件断点和单步执行。这些技术将使我们能够识别和调试驻留在软件和硬件设计中的问题。协同仿真使您能够更快地开发应用程序,并在应用程序硬件到达进行集成时缩短启动时间。本次网络研讨会将展示这些好处以及使用联合仿真时获得的更多好处,同时展示建立环境和执行仿真的简易性。玩网络研讨会
Riviera-PRO, TySOM™EDK 记录网络研讨会
用于Zynq SoC设计的高级RTL调试
主讲人:Radek Nawrot, Aldec软件产品经理

基于Xilinx®Zynq™设备的复杂嵌入式应用的设计人员需要一个高性能的RTL仿真调试平台。在本次网络研讨会中,您将学习几种先进的RTL调试方法和技术,这些方法和技术可用于块级和系统级仿真。您将学习如何使用Dataflow, Code Coverage, Xtrace和波形贡献者来分析基于axis的Zynq设计中的错误。

我们欢迎您在网络研讨会之前参阅以下应用说明:
Xilinx基于axis的IP概述
在Xilinx CORE Generator中模拟AXI BFM示例
在Riviera-PRO中模拟基于axis的设计
在Riviera PRO中执行Xilinx Zynq BFM的功能模拟

议程
  • Xilinx Vivado™、SDK™、Riviera-PRO™和TySOM™之间的嵌入式开发流程
  • 快速介绍AXI
  • 经营Vivado的Riviera-PRO
  • 模拟过程中的代码覆盖率
  • 提前数据流设计概述
  • 错误注入- Xtrace在行动
  • 代码中带有贡献者查找bug的波形
玩网络研讨会
Riviera-PRO, TySOM™EDK 记录网络研讨会
多fpga原型辅助ASIC设计划分
无论是ASIC、ASSP还是大型FPGA设计,仿真和原型设计都是不可或缺的验证和验证活动。通常选择基于FPGA的平台是因为它们具有可扩展性和多功能性,更重要的是,因为它们具有运行速度的潜力。促使许多人远离此平台的是多平台的挑战-需要复杂分区、安排互连和跨多个设备管理多个时钟域的FPGA设计设置。该领域的自动化非常可取,以避免耗时且容易出错的手工制作和设计技巧,从而实现FPGA原型制作。Aldec HES™ 原型平台和相关解决方案旨在减轻这些风险,促进可靠FPGA原型的快速实施。HES-DVM工具可促进大型多FPGA平台的设计设置,该工具提供新的分区实用程序,并可将ASIC时钟转换为FPGA验证结构。了解时钟域和原型板连接资源有助于做出明智的决策,并允许实现FPGA原型的高时钟比。在本次网络研讨会中,我们将演示新的HES-DVM原型流程,该流程将通过缩短设置时间和提高FPGA设计的运行速度来提高物理原型的生产效率。玩网络研讨会
HES-DVM 记录网络研讨会
Aldec和SynthWorks: OS-VVM:开源- VHDL验证方法
开源-VHDL验证方法(OS-VVM)™) 向VHDL团队提供高级验证功能。与会者将学习如何将功能覆盖率、约束随机测试和覆盖率驱动随机测试添加到当前的测试台上。OS-VVM有一个直接的使用模型,允许在测试台上添加功能覆盖率、约束随机性和覆盖率驱动随机性功能部分或全部测试台。本网络研讨会演示了如何在测试台上添加功能覆盖率-即使是定向测试。可以在需要时和需要时添加受约束的随机或覆盖率驱动的随机化,甚至可以混合定向、算法、基于文件、受约束的随机和覆盖率数据riven random methods。OS-VVM是基于开源软件包的。它在VHDL-2008或VHDL-2002(稍作修改)下编译,并已作为Aldec和SynthWorks的共同努力制作,两家公司都致力于为VHDL设计社区提供持续支持。玩网络研讨会
Active-HDL, Riviera-PRO 记录网络研讨会
面向工业应用的ARM Cortex SoC原型平台
现代工业系统面临着许多关键的设计挑战,包括:系统复杂性、实时性能要求、不断发展的标准和不断上升的成本。ASIC原型平台允许设计师在硅带之前快速实现和验证工业系统的功能,节省昂贵的再旋转成本。在本次网络研讨会中,我们将展示如何利用Aldec的hs -7™解决工业设计应用,该产品通过利用Xilinx®Zynq®All Programmable SoC支持基于ARM®Cortex™-A9的设计。玩网络研讨会
HES-7 记录网络研讨会
Aldec新HES-7板的ASIC/SoC原型设计
Aldec最新发布的基于FPGA的原型平台HES-7™, 利用Xilinx®Virtex®-7 FPGA。Xilinx引入了一种新的堆叠硅互连技术(SSI),使单个Virtex-7能够拥有2百万个逻辑单元,使其成为业界最大容量的FPGA。本网络研讨会将概述对先前Xilinx体系结构的修改以及SSI技术的结构。网络研讨会还将介绍Virtex-7如何为基于FPGA的原型平台带来好处,并概述HES-7的主要功能。玩网络研讨会
HES-7 记录网络研讨会
断言-一个实用的介绍HDL设计者
精通传统HDL的大多数FPGA设计师可能听说过断言,但没有时间尝试。设计师应该意识到断言正迅速成为设计和验证过程的标准部分,因此学习如何使用它们是未来的必然。本网络研讨会为断言的基本思想和应用提供了快速简单的介绍:序列、属性、断言和覆盖命令等。在演示和模拟器中的现场演示中都使用了实际示例。玩网络研讨会
Active-HDL, Riviera-PRO 记录网络研讨会
大容量FPGA器件的最佳设计实践
随着最新的FPGA技术的进步和高容量器件(如Xilinx®Virtex®-7和Altera®Stratix®-V)的发布,设计团队在生产安全、干净的HDL (RTL, FPGA)代码方面面临更多挑战。在本次演示中,我们将重点关注能够使代码在大型FPGA设计上以最优方式运行,并且避免时序和同步问题的设计技术。玩网络研讨会
ALINT 记录网络研讨会
DO-254需求追溯的最佳实践
DO-254为商业机载电子硬件的开发实施了严格的需求驱动过程。对于DO-254,需求必须驱动设计和验证活动,需求可追溯性有助于确保这一点。在本次网络研讨会中学习设计保证级(DAL) A fpga的可追溯性最佳实践。我们将为以下问题提供见解:当跟踪从FPGA需求到HDL设计源、实现、测试用例、测试平台和测试结果时,推荐的方法是什么?可跟踪性需要什么类型的输出文件?认证机构在审查可追溯性数据时寻找什么?玩网络研讨会
- 254 / CTS吗 记录网络研讨会
更好的VHDL覆盖率
通过测试台进行VHDL仿真的经验丰富的用户很欣赏Coverage Analysis为他们提供的额外的安全层。但是,所有种类的保险都是同样有益的吗?虽然代码覆盖确实有用,但它确实验证了测试平台的质量,而不是设计本身。在本次网络研讨会中,我们将展示如何使用属性覆盖和功能覆盖(借助OS-VVM)来提高设计质量。玩网络研讨会
Active-HDL, Riviera-PRO 记录网络研讨会
通过后台设计规则检查提高VHDL开发时间
David Clift是firststeda有限公司的应用专家。David的电子工程职业生涯始于1984年GEC Marconi,当时他作为研发工程师加入该公司,参与了一系列项目,包括蓝宝石上硅和耐辐射集成电路。大卫在1994年进入EDA行业。David是Aldec和Sigasi的应用专家。Hendrik Eeckhaut是Sigasi的创始人和CTO。他拥有计算机科学工程博士学位,从事人工智能和可扩展视频编码的FPGA设计方法研究。2008年,他与人共同创立了Sigasi,因为他认为硬件设计师应该得到更好的工具。他的任务是帮助设计师专注于实际的设计,并自动消除所有干扰。玩网络研讨会
ALINT-PRO 记录网络研讨会
大型设计的闭环验证
摘要:现代数字设计的规模已经非常庞大,传统的、简单化的验证已经不再有效。大量的设计资源,多个团队和使用它们的工具,它们产生的几乎无限的结果流——所有这些因素都创造了新的管理挑战。我们的网络研讨会将展示如何使用Agnisys和Aldec工具轻松地进行验证规划、模拟和回归管理。玩网络研讨会
Riviera-PRO 记录网络研讨会
用于模拟和原型开发的通用测试平台
许多芯片设计公司结合模拟和原型过程,以实现其产品的最高水平的验证质量。通常,这个过程适用于顶层设计。这种方法的问题之一是模拟环境和原型环境之间的固有差异。如果在原型开发过程中发现了一个bug,那么在模拟环境中很难复制它。但是,为了正确修复代码并在模拟中验证修复,总是需要这样做。仿真和原型验证阶段的结合不仅可以用于顶层设计,还可以用于块级和IP核验证。复杂的关键任务IP、前向纠错IP等,可能需要比模拟提供的更多的测试刺激。在本次网络研讨会中,我们将概述基于“通用测试平台”方法的高效IP设计验证方法。公共测试平台的主要部分可以在模拟和原型开发之间重用。在减少测试平台开发时间的同时,这种方法有助于在模拟环境中复制原型中的bug。 The Common Testbench concept will be illustrated using a design example.玩网络研讨会
Riviera-PRO ALINT-PRO, - 254 / CTS 记录网络研讨会
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