HES-DVM

HES-DVM混合验证平台

HES-DVM™ 是一个用于SoC和ASIC设计的完全自动化和可扩展的混合验证环境。利用最新的协同仿真标准(如SCE-MI或TLM)和最新的FPGA技术,硬件和软件设计团队可以尽早获得设计的硬件原型。他们相互协作,开发并验证高级别代码,具有RTL精度和速度效率高的SoC仿真或原型模型,从而减少测试时间和硅再旋转的风险。

HES-DVM™ 为验证团队提供多种使用模式,包括仿真和物理原型技术,使SoC团队能够在单一平台上工作。

fpga仿真平台

仿真模式

仿真模式包括模拟加速,事务级协同仿真电路内仿真用于SoC和ASIC设计的芯片级和系统级验证。这些使用模型支持许多应用程序,例如软硬件协同验证利用TLM包装器和高速AXI或AHB总线事务处理器将驻留在硬件中的设计与虚拟平台连接起来。还包括功能强大的调试工具,可100%查看FPGA中运行的模块,使HES-DVM仿真平台与RTL模拟器一样易于使用。

主要特征

支持的FPGA板

  • 阿尔代克原型板
  • 第三方或内部定制板

验证接口

  • 模拟加速(Aldec模拟器或第三方模拟器)
  • SCE-MI和TLM用于事务级协同仿真
  • 易于与SystemVerilog、VHDL、SystemC、C/C集成++
  • Linux或MS Windows上支持

自动设计设置

  • SystemVerilog、Verilog和VHDL的设计编译
  • 支持SV DPI-C和SCE-MI SV Connect的行为事务处理程序编译器
  • 使用第三方合成工具进行增量设计合成
  • 自动分区和FPGA间连接
  • 具有无限多个时钟域的自动选通时钟转换
  • 将设计内存映射到电路板或FPGA资源的内存流
  • 用于调试的自动代码检测
  • 使用供应商工具(Xilinx Vivado)实现自约束和自动化FPGA
  • 服务器场支持LSF和SGE
  • 用户界面:GUI和TCL脚本

调试功能

  • HVD技术可实现100%的可见性,减少捕获的探头数量
  • 可配置触发
  • 硬件断点
  • 时钟控制(停止、运行、步进)
  • 在波形文件中保存调试数据:用于Riviera PRO的ASDB和用于Verdi的FSDB
  • 用于读写的内存后门访问
  • 带有GUI的硬件调试器工具,用于管理调试过程
  • C/C++HES调试API

物理原型

物理原型能够实现最高的时钟速率,通常接近目标时钟速率,因此它非常适合在真实环境中使用发送和接收真实数据流的设备进行验证。HES-DVM有助于设计分区、时钟转换和到FPGA的映射,并有助于设计芯片间连接,利用序列化技术克服FPGA I/O的限制。

主要特征

支持的FPGA板

  • 阿尔代克原型板
  • 第三方或内部定制板

自动设计设置

  • 多FPGA原型的快速跟踪设置
  • 使用设计结构模型和自顶向下策略的引导分区
  • 在多个分区中为时钟模块进行实例逻辑复制
  • 监控使用的逻辑资源和互连
  • 模拟许多分区配置的干运行和“假设”影响分析
  • 门控时钟的自动转换和网表优化
  • 时钟域交叉(CDC)分析器和定时约束编辑器
  • 板级连接资源感知、全局时钟和跟踪、LVD、单端
  • 芯片间连接(ICC)总线的自动插入
    • 使用SERDES模块
    • LVDS或单端信令
    • 直接路由或全局跟踪
  • 快速检查列表生成,用于分区决策的全面验证
  • 分区后模拟支持

可扩展性和重用

实现可扩展性是HES-DVM的核心目标™ 这就是我们的解决方案的独特之处。FPGA技术的发展如此之快,始终走在最前沿是明智的。Aldec不再局限于固定的专用硬件仿真平台,而是继续开发一种开放式体系结构,该体系结构可以快速迁移到下一代FPGA技术,也可以与定制的内部原型板一起使用。

  • 可跨FPGA技术扩展,快速采用最新FPGA
  • 支持带有背板或扩展插槽的可扩展硬件平台
  • 可扩展,可通过增量和并行合成和实现增加设计规模
  • 支持可扩展的仿真加速和仿真群集
  • 在不同的团队中重用相同的硬件:仿真、仿真、原型设计
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