有源HDL™ - FPGA设计和仿真变得简单。

FPGA设计创建与FPGA仿真

有源HDL™ 是一个基于Windows®的集成FPGA设计创建和模拟解决方案,适用于基于团队的环境。Active HDL的集成设计环境(IDE)包括完整的HDL和图形设计工具套件以及RTL/门级混合语言模拟器,用于快速部署和验证FPGA设计。

design flow manager在设计输入、仿真、合成和实施流程中调用200多个EDA和FPGA工具,并允许团队在整个FPGA开发过程中保持在一个通用平台内。Active HDL支持Intel®、Lattice®、Microsemi等业界领先的FPGA设备™ (Actel)、Quicklogic®、Xilinx®等。

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主要功能和优点

项目管理

  • 基于团队的统一设计管理保持了本地或远程团队的一致性

  • 可配置的FPGA/EDA Flow Manager接口和200多家供应商的工具允许团队在整个FPGA开发过程中保持在一个平台上

图形/文本设计条目

  • 使用文本、原理图和状态机快速部署设计

  • 使用更安全可靠的互操作加密标准分发或交付IP

仿真与调试

  • 强大的通用内核混合语言模拟器,支持VHDL、Verilog、SystemVerilog和SystemC

  • 使用图形交互调试和代码质量工具确保代码质量和可靠性

  • 使用代码覆盖率分析工具执行度量驱动的验证,以识别设计中未执行的部分

  • 使用基于ABV断言的验证(SVA、PSL、OVA)提高验证质量并发现更多错误

  • 能够模拟高级验证结构,如SV功能覆盖、约束随机化和UVM
  • 使用MATLAB®/Simulink®接口连接HDL仿真和DSP模块的高级数学建模环境之间的间隙

文档HTML/PDF

  • 抽象设计智能,并使用HDL到原理图转换器以易于理解的图形形式表示它们

  • 通过自动生成HTML和PDF格式的设计文档快速共享设计

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