ALINT-PRO™|设计规则检查

静态设计验证

ALINT-PRO™是一个设计验证解决方案的RTL代码编写在VHDL, Verilog,和SystemVerilog,这是专注于验证编码风格和命名规范,RTL和合成后仿真不匹配,平滑和最优的合成,正确的FSM描述,避免进一步设计阶段的问题,时钟和reset树问题,CDC、RDC、DFT以及用于可移植性和重用的编码。该解决方案基于RTL和SDC™源文件执行静态分析,在设计周期的早期发现关键的设计问题,从而大大减少了设计关闭时间。在RTL仿真和逻辑合成阶段之前运行ALINT-PRO,可以防止设计问题扩散到设计流程的下游阶段,并减少完成设计所需的迭代次数。188金宝慱亚洲

DRC和CDC/RDC分析的单一框架

ALINT-PRO采用设计良好、直观的框架,提供高效设计分析功能,包括RTL原理图查看器、FSM查看器、时钟和重置查看器、控制原理图查看器、精化查看器、冲突查看器以及特殊工具,如CDC查看器、RDC查看器、,和CDC示意图,用于时钟和复位域交叉分析。

通过读取外部项目文件格式(Aldec Active HDL、Aldec Riviera PRO、Xilinx Vivado、Xilinx ISE、Intel Quartus)、解释典型模拟脚本(兼容命令,如vcom、vlog、vsim、vlib)以及批处理模式工具的传统文件列表,可以在ALINT-PRO中设置现有HDL设计以进行分析,以及用于直接导入单个文件和整个目录的非常简单的GUI向导。

全芯片级Linting vs单元Linting

ALINT-PRO支持两种不同的脱毛方法:全切屑水平起毛单位皮棉。两种方法相辅相成,通常在设计周期的不同阶段使用。

全芯片级linting将设计层次结构作为一个整体进行分析,将通用参数的特定值从顶级实例传播到叶子模件,并应用用户定义的时序约束。这种方法是典型HDL linting工具的传统方法,在设计过程中更常使用签核期,或需要将整个设计作为一个已经集成的系统(时钟和重置检查、CDC、RDC、DFT)立即研究的验证类型。该方法假定整个或至少大部分被测设计已经实现。

单元脱毛是一种相对较新的方法,可与平面精化模式–一种特殊的精化,它将HDL设计单元彼此独立地考虑,并使用通用参数的默认值。这种处理风格非常宽容设计中缺少的元素,例如层次结构中尚未实现的部分。这使得单元linting在应用于单个源文件(独立于其他文件)以及在设计器修改文件之后最有价值。因此,许多非常有价值的规则检查在很早就启用了,甚至几乎是在编写代码之后立即启用,从而将设计者的反馈循环从几天或几周压缩到几秒钟。单元linting的一个自然应用程序是与HDL编辑器的集成,单元linting在后台运行,这在最新版本的Aldec Active HDL中提供™ 里维埃拉酒店™, 以及一些流行的第三方HDL编辑器。

单元linting并不能消除使用完全传统linting的需要,因为独立单元的组合在集成后可能会产生额外的问题。但是,系统地应用单元linting可以显著减少签核期间的验证量。

检查FPGA设计

ALINT-PRO顺利支持使用Xilinx、Altera、Microsemi和Lattice技术,以最少的设置运行针对FPGA实现的设计的规则检查。ALINT-PRO提供最新版本的FPGA供应商库,这些库是预构建、默认安装和预配置的,用于高级计时和CDC规则检查。

ALINT-PRO为基于IP的FPGA设计自动设置分层和增量分析流。每个IP块可以首先单独分析,提取的时序约束可以提升并重新用于更快的更高级别设计分析。除非在原始设计环境中重新配置IP块,否则其主体仅为分析一次,在主FPGA设计的后续运行中节省大量时间。

批处理模式流

还可以通过一组丰富的基于TCL的脚本命令访问ALINT-PRO的关键功能。这些脚本可用于自动化设计规则检查、重复设置和报告生成。这些脚本可以在交互式控制台shell或全自动批处理模式下运行。最后,ALINT-PRO能够使用单个命令行shell应用程序调用在真正的批处理模式下运行最典型的设计入口和linting场景,这使得它非常适合与大型回归测试脚本和连续集成环境(如Jenkins)集成。

ALINT-PRO的可用规则库™

ALINT-PRO包括基于斯塔克(半导体技术学术研究中心)和RMM(重用方法手册)设计指南,利用世界各地半导体公司在设计开发中使用的最佳实践。对于安全关键设计,Aldec提供基于DO-254指南侧重于影响设计稳定性的关键问题分析。对于RISC-V设计社区,ALDEC基于业界公认的最佳IP设计实践和指南,提供RISC-V规则插件。

主要规则插件由高度可配置的插件补充Aldec基本和高级这些规则库是由Aldec公司内部在FPGA和ASIC数字设计方面的经验驱动的,还包括现有ALINT-PRO客户推荐的许多添加,以对抗工业规模设计中的芯片杀手问题。阿尔代克SV插件针对SystemVerilog设计子集特有的各种新的RTL错误。

ALDEC_CDC规则插件将ALINT-PRO转换为一个完整的应用程序CDC和RDC验证能够进行复杂时钟和复位域交叉的解决方案分析和处理现代多时钟和多复位设计中的亚稳态问题。ALINT-PRO中的验证策略由三个关键要素组成:静态结构验证、设计约束设置和动态功能验证。前两个步骤在ALINT-PRO中执行,而动态检查则通过与模拟器的集成来实现(里维埃拉酒店™,有源HDL™,和ModelSim®)基于自动生成的测试台。这种方法揭示了RTL模拟过程中潜在的亚稳态问题,否则将需要检测实验室测试。调试CDC和RDC问题是通过丰富的原理图和HDE交叉探测机制,以及综合报告和基于TCL的API实现的,该API允许浏览合成结果、时钟和重置结构、检测到的时钟和重置域交叉以及识别的同步器。

头像

  • 时钟与复位网络分析
  • 避免后RTL和后合成模拟不匹配
  • 验证FSM描述的正确性
  • 提取的FSM和已识别FSM问题的图形探索
  • 代码可移植性和重用
  • 使用ALDEC_CDC规则插件进行广泛的CDC和RDC检查
  • 高级CDC和RDC调试环境
  • 原理图查看器
  • DFT检查
  • SDC™ 支持
  • IP描述的设计约束扩展
  • 后台和批处理运行模式
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