功能验证
里维埃拉酒店™ 满足工程师对未来尖端FPGA和SoC设备的验证需求。Riviera PRO通过结合高性能模拟引擎、不同抽象级别的高级调试功能以及对最新语言和验证库标准的支持，实现了最终的测试台生产力、可重用性和自动化。
主要功能和优点
高性能仿真
- 广泛的模拟优化算法，在VHDL、Verilog/SystemVerilog、SystemC和混合语言模拟中实现最高性能
- 业界领先的容量和模拟性能使开发最复杂系统的回归吞吐量更高
- 支持最新的验证库，包括通用验证方法（UVM）
- 支持VHDL验证库，包括OSVVM和UVVM。
高级调试
- 集成的多语言调试环境能够自动化耗时的设计分析任务并快速修复错误
- UVM工具箱、UVM图形、类查看器、事务流和数据，允许基于OVM/UVM类库的设计的可视化映射和调试
- 内置调试工具提供代码跟踪、波形、数据流、FSM窗口、覆盖率、断言和内存可视化功能
- 全面的基于断言的验证（SVA和PSL），提高了设计的可观察性，减少了调试时间
- 用于快速基于度量的验证关闭的高级代码和功能覆盖能力以及覆盖分析工具
- 用户定义测试计划与覆盖率数据库链接的高效验证流程
- 绘图查看器和图像查看器工具，用于可视化表示大型数据阵列。
行业最佳投资回报率
- Riviera PRO使Aldec客户能够在更短的时间内以更低的成本交付创新产品
- 具有构建完整设计和验证流程所需的合作伙伴关系和集成
- 任何Aldec解决方案的部署都伴随着全面的培训和支持
- 作为特色的
- 演示视频
1.0里维埃拉专业版™ 概述：高级验证平台- 信号处理
- 用Python和Cocotb进行约束随机验证
- 用于FPGA的UVM（第2部分）：使用UVM解决FPGA验证难题
- FPGA用UVM（第3部分）：验证Zynq MPSoC设计？了解UVM注册访问层（RAL）如何提供帮助
- FPGA的UVM（第4部分）：IEEE 1800.2 UVM更新
- 最容易出错的FPGA死角情况
- 使用OVL对Verilog和VHDL设计进行基于断言的验证
- 利用协同仿真解决SoC验证在实践中面临的挑战
- 快速进入Riviera PRO，第1部分：设计入门和模拟
- 快速进入Riviera PRO，第2部分：高级调试、代码覆盖和脚本
- OSVVM：ASIC级VHDL验证，对于FPGA来说足够简单
- 使用Cocotb和Python创建有效的测试台
- 验证重置和重置域交叉
- 使用OSVVM的日志和警报控制测试台消息传递和错误报告
- 通用VHDL验证方法（UVVM）——标准化的开源VHDL测试平台体系结构
- 使用模型、记分板和事务的VHDL测试台
- 使用OSVVM创建基于事务的AXI4 Lite VHDL测试台
- UVVM加快了步伐：回顾一下这种标准化VHDL验证方法中的一些新特性
- 安全关键系统的有限状态机设计
- 用于仿真和原型化的通用测试台开发
- 使用开源VHDL验证方法（OSVVM）创建更好的自检FPGA验证测试
- 基于UVM仿真的ibexrisc-vcpu内核环境
- 基于UVM的RISC-V核自定义指令验证
- 高性能PCIe 5.0 IP+VIP UVM验证环境
- 在Zynq US+MPSoC上使用Vitis+Aldec Riviera PRO联合仿真调试多核设计
- 使用OSVVM模型独立事务加速验证组件开发
- 时钟域交叉问题的功能验证
- 快速进入Riviera PRO，第1部分：设计入门和模拟
- 快速进入Riviera PRO，第2部分：高级调试、代码覆盖和脚本
- AMC-152A指南对DO-254项目设计和验证过程的影响
- VHDL-2019：只是新东西第1部分：接口、条件分析、文件IO和新环境
- VHDL-2019：仅新版本第2部分：受保护类型和验证数据结构
- VHDL-2019：只是新东西第3部分：RTL增强
- VHDL-2019：只是新东西第4部分：测试台增强
- OSVVM：新事物
- 用于FPGA的UVM（第1部分）：获取、设置、执行–使用UVM实现高效
- 申请书
- Riviera PRO和ALINT之间项目任务的互操作性
- 从MATLAB®控制Riviera PRO
- 辅导的
- 在GUI模式下运行仿真
- 白皮书
- 使用用于HDL调试的绘图作为传统波形的强大替代
- 微芯片FPGA设计的HDL模拟加速解决方案