HDL详细设计与验证

根据DO-254指南进行HDL开发和验证是一项严格的任务,需要HDL设计和模拟工具的特殊功能和能力。有源HDL™ 还是里维埃拉职业选手™ 提供图形化设计创建、验证、管理和文档的功能,以促进灵活无缝的设计和验证平台。

HDL图形条目:框图编辑器和状态机编辑器

方框图编辑器是一种用于以图形方式输入VHDL、Verilog和EDIF设计的工具。如果HDL设计在很大程度上是结构化的,那么以框图的形式输入其描述可能比键入数百行源代码更容易。

状态图编辑器是为同步和异步机器状态图的图形化编辑而设计的工具。绘制状态图是顺序设备建模的另一种方法。设计者可以输入逻辑块的描述作为图形状态图,而不是手动编写HDL代码。

HDL代码到图形转换器

代码到图形转换器是一种用于将VHDL或Verilog源代码自动转换为框图和状态图的工具。它分析VHDL、Verilog或EDIF源文件,并根据分析文件中找到的设计实体、模块或单元的数量生成一个或多个框图文件。生成的框图文件可以自动附着到设计。

VHDL语言仿真

最新的IEEE Std 1076-2019标准带来了期待已久的改进和新的测试台相关功能,如复合类型和子类型的模式视图、从初始值推断信号和变量子类型约束、初始值的条件赋值、条件子程序返回语句、条件分析指令、,垃圾收集等。由于VHDL仍然被认为比Verilog或SystemC更安全,这些新的测试台相关功能以及OSVVM和UVVM VHDL验证库是广泛使用的VHDL 2008标准的重要增强。为了更好的兼容性,VHDL 2008是模拟的默认模式。用户可以切换到最新的VHDL 2019版本以及以前的2002或1993版本。

Verilog/SystemVerilog与systemc仿真

尽管大多数DO-254项目采用VHDL作为主要设计语言,但SystemVerilog和SystemC在验证活动中变得更加流行。Active HDL和Riviera PRO是混合语言模拟器,支持Verilog/SystemVerilog和SystemC,包括最新的验证库,如UVM和OVM。

HDL调试和模拟后调试

Aldec模拟器提供了许多功能,可以有效地调试错误和验证设计行为。活动HDL交互式调试功能包括源代码跟踪、断点插入、框图图形调试和状态机图形调试。活动HDL还提供了多个窗口来查看模拟结果,包括列表(增量)查看器、观察窗口、进程窗口、波形查看器、数据流窗口和调用堆栈窗口。Riviera PRO是高级验证平台,提供不同抽象级别的调试功能。该工具具有用于在较高抽象级别进行调试的UVM工具箱、UVM图形、类查看器、事务流、绘图和图像查看器,以及用于较低抽象级别的交互式调试工具,如代码跟踪、波形、数据流、FSM窗口、覆盖率、断言、内存可视化功能。
模拟后调试是一项非常有用的功能,它允许在“离线”模式下调试项目(无需连接到模拟器)。工程师只能执行一次常规模拟,以收集模拟后数据,然后在模拟后模式中根据需要多次分析设计。此外,工程师可以与其他人共享模拟结果,也可以使用任何人在不同计算机上准备的模拟后文件。

波形查看器/编辑器和跟踪未知值

波形查看器是一种以图形波形的形式显示仿真结果的工具。在模拟期间,模拟内核在波形查看器/编辑器窗口中输出选定信号和变量的波形。波形查看器/编辑器包括许多有用的功能,如光标、虚拟对象、事务、断言、模拟表示、比较和信号导航器。在随后的模拟运行中,波形可以作为测试向量重新应用于信号和网络。注释和标记可以插入波形中,然后可以打印或导出为PDF或HTML格式,用于文档编制。

未知和未初始化的值(“x”、“w”和-,等等)可能是受测实体/模块输出端口上出现意外行为的来源。XTrace是一个命令行实用程序,允许在未知值首次出现时以及在通过设计传播之前检测和报告未知值。它允许在将未知值分配给任何监视信号时停止模拟。Corresp控制台窗口中还显示有关意外值、信号和检测到这些值的时间的提示消息。

基于断言的验证

断言既可用于检测设计中的错误,也可用于验证和描述复杂的事件序列。断言可用于验证需求。断言可以封装在具有参数化验证规则的可重用单元中,提供了创建独立检查器的可能性,专用于设计中经常使用的用户定义或通用协议。支持PSL和系统Veril188金宝慱亚洲og断言。

代码覆盖率和切换覆盖率

代码覆盖率是帮助验证过程的调试工具。代码覆盖率也用于支持元素分析,这是RTCA/DO-254附录B 3.3.1中描述的一种高级验证方法。Aldec模拟器允许使用以下覆盖工具验证源代码:

报表覆盖范围显示每个HDL语句的执行分支。此信息提供有关设计的哪些部分已验证和哪些部分未测试的反馈。它还有助于定位死代码。

分支机构覆盖率收集服务器的执行分支如果“案例”构造以及VHDL选择和条件信号分配语句。

表达式覆盖率分解逻辑表达式并在模拟过程中监视它们。

条件覆盖率是表达式覆盖率的扩展,用于监视和分解条件语句中使用的逻辑表达式。这种类型的覆盖率监视作为条件出现在结构中的表达式,例如“若然“,等等

状态机覆盖允许用户识别未访问的状态和未评估的转换。

路径覆盖收集有关程序执行的信息,并分析是否所有程序序列组合(程序路径)都由测试台验证。程序路径是按特定顺序执行的语句执行序列。该工具还收集有关如何执行连续语句的顺序、检查的分支以及在模拟期间如何评估逻辑条件的信息。

切换覆盖范围是根据信号逻辑值的变化测量设计活动的程序。切换覆盖率创建一个报告,该报告提供以下信息:监控信号是否已初始化,监控信号是否经历上升和/或下降边缘,以及模拟会话期间上升和下降边缘的数量。该报告有助于验证刺激的质量,并定位设计的非活动结构。模拟期间未初始化或测试台未正确执行的信号可以很容易识别。

源代码版本控制和设计文档能力

源代码版本控制允许直接从HDL模拟器环境对设计源文件的后续版本和版本进行操作。在这样的环境中,可以跟踪设计中的更改并查看文件后续版本之间的差异。源代码版本控制系统还使团队工作更容易,因为它允许一组设计人员在同一个项目上工作。一旦文件归档到存储库中,其他团队成员就可以使用这些文件。此外,对任何文件所做的所有更改都会保存完整的历史记录,因此您可以随时恢复任何文件的任何版本。组成员可以查看任何项目的最新版本,进行更改,并在源版本控制系统数据库中保存新版本。

DO-254认证的设计文件是必要的。Active HDL包含强大的文档功能,允许工程师以HTML或PDF格式创建工作区或设计的文本或图形表示。所有设计元素(如设计文件、波形、框图和附件)都可以导出为HTML或PDF文档,这些文档可以由向导中的各种选项控制。生成的文档始终保留设计的层次结构,从而在复杂的设计中提供轻松的导航。“导出到矢量图形”功能可在生成的文档中保持原理图文件的高分辨率。

与第三方合成和P&R工具集成

Active HDL的Design Flow Manager提供了与第三方合成和P&R工具的无缝接口,并提供了一个可在整个FPGA设计流程中使用的独特平台。

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