模拟和调试

SystemVerilog仿真

SystemVerilog是一种功能强大的IEEE认可语言（IEEE 1800）™) 这使得它的前身Verilog HDL有了显著的改进。这种大规模的语言结合了VHDL、Verilog和C++的许多最好的特性，并为系统的体系结构、设计和验证提供了优越的性能。

SystemVerilog分为三个主要领域：硬件描述、断言和测试台语言。根据工具的配置和许可证配置，设计师可以使用语言这些不同领域的功能(点击这里请求免费SystemVerilog教程）。

基于SystemVerilog的通用验证方法（UVM）是由Accellera批准的行业证明的功能验证方法。Aldec提供预编译的UVM库和SystemVerilog模拟器，以帮助客户满足验证当今复杂设计的挑战。

VHDL 2008仿真

VHDL IEEE 1076-2008语言标准是以前版本的一个功能强大、用户友好的升级。VHDL-2008为验证和设计工程师增加了重要的语言增强功能，并从众多新增功能中获得了许多好处，包括：PSL合并（属性和断言支持）、IP保护（加密文件编译）、VHPI、固定和浮点包、泛型包、新类型（整数向量和布尔向量等）、组合逻辑过程、简化的条件语句和case语句、扩展赋值、新的和增强的运算符、扩展的位字符串文字、增强的端口映射、上下文声明和子句。VHDL IEEE 1076-2008是自VHDL IEEE 1076-1993以来最大的VHDL语言标准更改。

ALDEC包括在Active-HDL™和Riviera-Pro™中支持VHDL-2008，无需额外成本，为客户提供有效的维护合同以及VHDL或混合语言仿真配置。

SystemC协同仿真

Systemc是一种允许使用C ++的数字系统描述和验证的环境。由IEEE 1666™-2005管理，最初由OSCI开发（开放系统的计划），它是一个类和模板库，提供标准C ++中不可用的硬件和系统相关功能。

Active HDL和Riviera PRO仿真和验证软件解决方案均支持C/C++和SystemC，并为设计师提供HDL代码和各种C风格的无缝集成功能。这些IEEE标准化接口允许使用基于C的高级测试台模拟HDL模型，实例化C模型在HDL中，将自定义可视化应用程序连接到HDL、TLM的性能等等。

C / C ++ / SystemC环境已准备好在安装时使用。安装程序包括各种类型的C应用程序所需的支持的C / C ++编译器，头文件和库文件（Systemc，Systemc + SCV，PLI，VHPI）。C应用程序可以使用专用命令编译，该命令设置所需的定义，标题文件的路径，要链接的库等。这允许工程师专注于开发，而不是C ++编译器的警告。Aldec的解决方案也提供了一套强大的调试工具。

aldec模拟器还包含一个完整的环境，用于开发和模拟Systemc验证库（SCV）应用程序。最近的流行SCV是基于Systemc和TestBuilder的基础，它支持高级随机化技术，事务录制等。标题文件和预编译的库文件与ALDEC产品一起传递。

试验台生成

Testbench生成工具用于根据用户定义的规范自动生成Testbench文件。它可以生成测试台的空壳（无刺激），也可以生成具有刺激的全功能测试台。需要测试向量文件来生成带有刺激的测试台。测试台根据该文件中定义的测试向量为UUT实体生成刺激。此外，任何设计单元的测试台都可以从波形编辑器或模拟运行期间创建的波形生成。

使用测试禁止生成的好处：

• 强大的测试台生成工具加快了功能验证
• 生成的测试台完全可编辑，以便进一步修改
• 自动生成状态机的测试台允许您创建完全测试状态机的测试台
• 使用ALDEC工具提供的Systemc验证库（SCV）允许创建受限和随机刺激。SCV与交易者方法相结合，提供了设计人员一个强大的工具，可以创建自动生成刺激的高级测试平台
• MATLAB / SIMULINK接口可用于采用具有复杂数学公式的高级测试台，用于刺激被测单元（UUT）