功能验证

功能验证

ASIC / SoC设计验证是一个持续的努力在内部半导体行业因为最终目标是一个移动的目标捆绑对日益增长的芯片复杂性增加密度减少设计、模拟、调试和覆盖的时间是四个主要方面目标设计验证方法.T他的解决方案适切EDA工具那包括f混合语言HDL仿真、混合信号仿真、DSP协同仿真、集成统一的可视化调试、断言、覆盖、静态设计分析。

指标驱动的验证(MDV)

设计验证的核心是MDV。是验证计划及其构建、执行和分析协同工作的循环确认。

执行MDV是为了提高验证工作的可预测性、生产率和质量。指标使用断言包括代码覆盖率和功能覆盖率,SystemVerilogcovergroups、OSVVM和FSM覆盖范围,全部其中由Riviera PRO和Active HDL支持。也有助于你提升到设计验证挑战是Aldec报道数据库(ACDB),我们的实现AccelleraUCIS要求。

验证方法

ixed-language模拟年代工具必须支持最新的行业验证方法以便使用各种验证策略并最大化重用。Riviera-PRO和Active-HDL都支持以下验证方法。

  • 通用验证方法(Universal Verification Methodology, UVM),这个开源的SystemVerilog库允许创建灵活的、可重用的验证组件。
  • 打开验证方法(OVM),刺激生成、数据收集和验证过程控制的对象和程序库。
  • 开源-VHDL验证方法(OS-VVM),提供高级验证测试方法,包括受限和覆盖率驱动的随机化,以及f功能性c超龄
  • 验证方法手册(Verification Methodology Manual, VMM)是SystemVerilog中第一个成功且广泛实现的用于创建可重用验证环境的实践集。

设计规则检查(DRC)

在RTL代码上使用ALINT-PRO执行静态检测-用java编写VHDL, Verilog和SystemVerilog- - - - - -通过标记绝对错误和警告,确保HDL代码的健壮性年代在设计流程的早期。掉毛帮助检测各种各样的设计问题,包括糟糕的编码风格,不正确的时钟和重置管理,不正确的同步时钟和重置域跨越(CDC, RDC),模拟与合成不匹配,在整个设计流程中,错误地实现了有限状态机(FSM)、可测试性差以及其他典型的源代码问题。

ALINT-PRO还支持基于相位的Linting(PBL),这通过减少要处理的问题的总数和最小化设计细化迭代的数量,在设计分析过程中插入明确的优先级。出版广播公司将调试时间缩短3秒10x与传统方法相比。

时钟/重置域交叉年代

时钟域交叉(CDC)而且,,Reset Domain Crossing (RDC)对于具有多个时钟和复位线的大型复杂设计,验证是一个挑战。ALINT-PRO具有ALDEC_CDC规则插件,该插件专注于时钟和重置域跨越分析,以及亚稳态问题的处理

ALINT-PRO还提供了设计约束支持,这是验证亚稳性以及静态和动态验证的宝贵帮助。

QEMU Co-Sim计算

SoC fpga对系统、软件的验证提出了新的挑战和硬件工程师和许多HW / SW集成问题只在试验台即。在开发生命周期的后期与SoC FPGA运行。

Aldec提供Riviera-PR之间的HW/SW联合模拟接口O和QEMU,开源处理器模拟器。随着Aldec QEMU的加入,系统集成和HDL代码与在QEMU中执行的软件应用程序/驱动程序的联合仿真现在得到了简化哪一个连接Riviera-PRO和QEMU,并转换SystemCTLM事务到AXI,反之亦然为协同仿真提供快速接口。

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