静态喷丝

静态喷丝

阿尔代克ALINT-PRO™是一种先进的设计规则检查(DRC)解决方案,用于RTL级FPGA和ASIC设计,有助于检测各种设计问题,包括差的编码风格,时钟和重置管理不当,同步时钟和复位域交叉(CDC,RDC),模拟VS综合不匹配,在整个设计流程中不正确地实现有限状态机(FSM),可测试性差和其他典型源代码问题。Aldec Alint-Pro可以在设计进入阶段作为个人生产力工具(通过HDL编辑器背景中的RTL代码的独立单位内的Linting和调试问题),作为公司验证流运行全拔出的一部分在完整的设计层次结构(正式代码审查,里程碑签收,回归测试流程,连续集成环境)。另一个典型的LINTING应用是自动化对外部代码的审查,这可能来自IP提供商,分包商和开源社区。Aldec Alint-Pro提供以VHDL,Verilog和SystemVerilog(Design Subset)编写的RTL代码的全面质量检查。检查由来自日本的STARC®(半导体技术学术研究中心)建立的一套设计规则,重用方法手册(RMM)以及由ALDEC开发的规则(ALDEC Basic,Aldec Premium,Aldec CDC,Aldec)SV和DO-254)。Alint-Pro具有独特的框架,它结合了所有必要的工具,以便轻松设置设计检查(策略),运行Linting,可视化和放弃规则违规以及生成报告。该框架为NetList和CDC / RDC发布分析提供了扩展的调试功能,包括:网表可视化,时钟和重置域突出显示,时钟和重置树木可视化,导航在检测到的时钟和复位域口,并识别同步电路,多维交叉探测结构,原理图和违规观点等等。 Similarly, ALINT-PRO offers intuitive exploration capabilities for the extracted finite state machines and the discovered related issues using graphical tools (FSM viewer, FSM graph).

设计规则检查、网表筛选、rtl筛选

基于阶段的Linting(PBL)

ALINT-PRO中提供的基于阶段的Linting(PBL)方法通过减少需要解决的问题总数和最小化设计优化迭代次数,将明确的优先级插入到设计分析过程中。与传统方法相比,这将使调试时间加快3-10倍。基于阶段的设计规则检查是可选的,因为它只尝试组织分析顺序,并将重点放在同时考虑的有限数量的设计方面。

PBL、设计规则检查、网表筛选、rtl筛选

主要特点概述:

  • 基于阶段的Linting方法是基于Linting流实现的
  • LINTING FLUS是一个过程 - 一组必须按顺序执行和完成的一组阶段
  • 每个阶段都有自己的一套规则和通过标准(质量要求)
  • 阶段可以是常规的,也可以是可选的,每个阶段通常都解决特定类型的问题
  • 预定义的流模板经过优化,可以随时使用
  • 流模板通常包含用于执行最频繁任务的有用快捷方式

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