UVM, OVM和VMM

新闻稿	Aldec提供完整的UVM 1.1支持，支持VMM和OVM互操作性
演讲	fpga的OVM/UVM:刻蚀和流失的终结
解决方案	UVM事务调试
网络研讨会	OVM和UVM——在Riviera-PRO中构建一个SystemVerilog测试平台

普遍的验证方法(UVM)是一个开源的SystemVerilog库，允许创建灵活的、可重用的验证组件，并利用约束随机刺激生成和功能覆盖方法组装强大的测试环境。UVM是设计人员和工具供应商的共同努力，基于成功的OVM和VMM方法。它的主要承诺是提高测试平台的重用性，使验证代码更加可移植，并为通用的、高质量的验证IP(知识产权)创造新的市场。

打开验证方法(OVM)是用于刺激生成、数据收集和验证过程控制的对象和程序库。在SystemVerilog和SystemC中可用，OVM允许使用事务级通信和功能覆盖轻松创建定向或随机测试。作为第一个在多个模拟器上可用的基于systemverilog的验证库，OVM对其后续版本——通用验证方法(Universal verification Methodology)的开发做出了重大贡献。

验证方法手册(VMM)是SystemVerilog中第一个成功且广泛实现的用于创建可重用验证环境的实践集。VMM是由SystemVerilog的强大支持者Synopsys创建的，它利用面向对象编程、随机化、约束、功能覆盖等语言特性，使初学者和专家都能够创建强大的验证环境。VMM的贡献是创建UVM的一个重要因素。