硬件原型

硬件原型

硬件原型、原型方法、原型解决方案FPGA中SoC、ASIC和ASSP的原型设计

无论设计目标是ASIC、ASSP还是FPGA,设计原型都是每个IC项目中必不可少的验证方法。根据设计的复杂性,原型可以在各种硬件配置和技术中实现,但在所有情况下,由于FPGA的多功能性和成熟性,使用基于FPGA的平台已成为事实。FPGA市场的丰富有助于找到满足大多数应用所需数量的DSP、RAM和逻辑资源的合适FPGA部件。除了被称为原语的基本逻辑元件外,今天的FPGA还包含复杂的模块,如微处理器子系统或外围PHY模块,能够实现具有高速通信接口的片上系统(SoC)和各种标准,如PCI Express、USB、SATA、QSFP+等。

使用如此复杂的FPGA设备从头开始构建原型平台既耗时又有风险。阿尔代克氏HES™ 原型平台和相关解决方案可降低这些风险,并促进可靠原型的快速实施。

可扩展HES原型平台

设计最先进的FPGA原型板涉及几个月的开发、生产和测试,并且只能由经验丰富的硬件设计团队成功完成。为设计原型选择合适的商用现货(COTS)硬件平台是成功的关键,并且可以帮助您在项目进度中节省大量的时间和资源。

Aldec HES原型平台是一个完整的解决方案,包含最强大的FPGA设备,提供可扩展的逻辑资源,并辅以符合FMC互连标准的丰富外设子卡选择。

他Proto-AXI互连

由于HES Proto-AXI互连,可以使用各种验证工具关闭回路。它利用PCI Express高速链路将HES板连接到工作站主机,或利用高速串行IO GTX通道连接到嵌入式主机,嵌入式主机是一个带有ARM Cortex-a处理器的Zynq设备。该设计可以连接到众所周知的AMBA AXI4接口。Linux和Windows操作系统上提供了易于使用的C/C++API和Python包装器,以实现测试环境的快速开发。

Multi-FPGA设计分区

使用fpga进行原型设计有望提供所有验证工具中运行速度最快的,但不幸的是,当涉及到多fpga设计设置时,会带来挑战,包括复杂的分区、安排互连和管理跨多个设备的多个时钟域。为了避免耗时/容易出错的手工制作,以及在某些情况下,仅在FPGA原型实现时才需要的设计技巧,在这个领域中非常需要EDA工具的支持。为了解决这些挑战,Aldec提供了ess - dvm Proto工具,该工具包含新的分区实用程序,可以将ASIC时钟转换为fpga防结构。hs - dvm Proto带来的时钟域和原型板连接资源的意识有助于做出明智的决策,并允许实现FPGA原型的高时钟比。

臂皮质支持

HES支持ARM®双核Cortex™-A9 MPCore™应用程序开发,利用Xilinx Zynq™All Programmable 7000和MPSoC系列。设计人员现在可以利用ARM Cortex-A9处理器的串行处理能力,用于需要通用计算和最大fpga并行处理能力的项目,以实现各种市场上的应用程序,或者利用ARM处理器实现机载嵌入式软件驱动testbench。

RTAX / RTSX原型

我们的RTAX/RTSX原型解决方案提供了一个可重新配置的平台微芯片RTAX-S/SL、RTAX-DSP和RTSX-SU空间飞行设计系统。与传统的OTP (One Time Programmable)反保险丝空间限定fpga不同,Aldec的原型适配器利用微芯片ProASIC3E fpga,允许设计师以更大的路由灵活性、更多的交换机、更低的功耗、非易失性的可重编程性和网络列表优化为其设计提供原型。

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