Multi-FPGA设计分区

由于当今SoC设计的规模,原型板必须包含多个可伸缩(或可扩展)的大型FPGA设备。选择合适的FPGA原型板和设计分区解决方案是当今许多团队面临的挑战之一。不仅设计必须分割成块,以便每个块匹配一个FPGA,而且用户还必须使用物理I/ o和电路板上可用的轨迹安排它们之间的互连。下图显示了在HES™原型平台(带背板)中实现的6.33亿个ASIC门的物理互连。

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物理I/ o和跟踪的数量总是很少,并且不能跟上FPGA规模的增长。高速串行I/O和LVDS传输能力I/O补偿了这一限制,但这意味着FPGA原型平台的用户必须实现一些时分复用(TDM)技术,以便在原型板上互连设计分区。另一个复杂的问题是时钟的合理分配和板级定时的正确性保证。

所有这些挑战都是通过Aldec HES-DVM提供原型流程和工具的软件,帮助设计划分,互连,时钟映射和定时关闭。

多fpga设计分区,fpga分区,asic分区,soc分区

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hs - dvm Proto的主要特性和优点

  • 用于多fpga原型的快速设置
  • 使用设计结构模型和自顶向下策略进行引导分区
  • 为时钟模块在许多分区中复制实例逻辑
  • 监视所使用的逻辑资源和互连
  • 预演和“如果”影响分析来模拟许多分区配置
  • 自动转换门控时钟和网表优化
  • 时钟域交叉分析仪和时间约束编辑器
  • 支持Aldec HES和第三方定制板
  • 单板级连接资源感知,全局时钟和跟踪,LVDS,单端
  • 自动插入片间连接(ICC)总线

〇使用SERDES模块
〇LVDS或单端信令
〇直接路由或全局跟踪

  • 快速生成检查列表,全面验证分区决策
  • Post-partitioning仿真支持

产品视频

hs - dvm Proto CE入门

在本视频中,您将了解如何使用hs - dvm分区工具为FPGA设计原型制作所需文件。hess - dvm™是一个用于SoC和ASIC设计的完全自动化和可扩展的混合验证环境。

板编译器——定义用于原型划分的自定义FPGA板

在这段视频中,来自Aldec的Farhad Fallah将解释如何使用HES DVM板编译工具来准备用于DVM原型的定制板文件。板编译器是一个Linux命令行工具,需要用户准备板文件并将其作为工具的输入。

全自动设计划分指南

在本视频中,来自Aldec公司的Farhad Fallah提供了HES DVM工具的自动多FPGA分区特性。您将学习如何在AWS云上使用HES DVM来将任何ASIC设计自动划分到多fpga中,这将花费验证工程师大量的时间。

深入研究设计划分

ASIC / SoC设备中模块数量的指数级增长已经成为验证工程师面临的一个复杂挑战。由于不可能将大型设计放入单个FPGA进行原型开发,因此对多FPGA分区的需求很高。

连接选项卡深度挖掘

在ASIC和SoC设计中使用的IOs数量的增加几乎与摩尔定律相似。由于fpga上的物理IOs数量的限制,更复杂的SoC设计的原型设计(需要大量的IOs)变得非常具有挑战性。

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